Projekt 7-bitowego niskomocowego przetwornika A/C w technologii submikronowej o małej powierzchni do zastosowań wielokanałowych

• Autorzy: Otfinowski P. , Kmon P. , Kleczek R.

Warianty tytułu

EN

Design of 7-bit low-power , low area A/D converter in submicron process for multichannel systems

• Języki publikacji: PL

Abstrakty

PL

W artykule został przedstawiony projekt przetwornika analogowo-cyfrowego w technologii CMOS 180nm. Wybraną architekturą jest przetwornik kompensacyjny z równoważeniem ładunku. Duży nacisk został położony na zmniejszenie zajmowanej powierzchni jak i minimalizację poboru mocy, co czyni prezentowany układ odpowiednim do zastosowań wielokanałowych. Autorzy prezentują wyniki symulacji Monte-Carlo nieliniowości charakterystyki przejściowej. Zaprezentowany przetwornik osiąga szybkość konwersji 3 MS/s przy rozdzielczości 7 bitów i poborze mocy 77 μW oraz zajmuje tylko 90 x 95 μm2.

EN

The design of analog-to-digital converter implemented in CMOS 180 nm technology has been presented in this paper. The successive approximation architecture with charge redistribution has been chosen. Much emphasis was placed on limiting the area occupancy of the whole chip so as its power consumption, which makes the described circuit suitable for multichannel applications. The presented converter achieves 3 MS/s sampling rate with 7-bit resolution at 77 μW and occupies only 90 x 95 μm2.

Słowa kluczowe

PL

przetwornik analogowo-cyfrowy; równoważenie ładunku; przetwornik kompensacyjny

EN

SAR ADC; charge redistribution; successive approximation converter

• Wydawca: Wydawnictwo Politechniki Lubelskiej
• Czasopismo: Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska
• Rocznik: 2013
• Tom: nr 2
• Strony: 18--21
• Opis fizyczny: Bibliogr. 7 poz., rys., tab., wykr.

Twórcy

autor

Otfinowski P.

• Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie, Wydział Elektrotechniki, Automatyki, Informatyki i Elektroniki, Katedra Metrologii

autor

Kmon P.

• Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie, Wydział Elektrotechniki, Automatyki, Informatyki i Elektroniki, Katedra Metrologii

autor

Kleczek R.

• Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie, Wydział Elektrotechniki, Automatyki, Informatyki i Elektroniki, Katedra Metrologii

Bibliografia

• [1] Chang Y., Wang C., Wang C.: A 8-bit 500-KS/s low power SAR ADC for bio-medical applications. IEEE Asian Solid-State Circuits Conference, 2007, pp. 228–231.
• [2] Elzakker, M., et al.: A 10-bit Charge-Redistribution ADC Consuming 1.9 u W at 1 MS/s. IEEE Journal of Solid-State Circuits, vol. 45 , no. 5, pp: 1007 – 1015.
• [3] Grybos P., Kmon P., Zoladz M., Szczygiel R., Kachel M., Lewandowski M., Blasiak T.: 64 Channel Neural Recording Amplifier with Tunable Bandwidth in 180 nm CMOS Technology. Metrol. Meas. Syst., Vol. XVIII, No. 4, pp. 631-644.
• [4] Otfinowski P., Gryboś P., Kłeczek R.: A 10-bit 3MS/s low-power charge redistribution ADC in 180nm CMOS for neural application. MIXDES 2011, Proceedings of the 18th international conference, s. 197–200.
• [5] Rivetti A., Anelli G., Anghinolfi F., Mazza G.: A low-power 10-bit ADC in a 0.25-μm CMOS: design considerations and test results. IEEE Trans. on Nuclear Science, vol. 48, no. 4, pp. 1225–1228.
• [6] Szczygiel R., Grybos P., Maj P., Tsukiyama A., Matsushita K., Taguchi T.: RG64—High Count Rate Low Noise Multichannel ASIC With Energy Window Selection and Continuous Readout Mode. IEEE Trans. on Nuclear Science, vol. 56, no. 2, pp. 487–495.
• [7] Zhu Y., et al.: A 10-bit 100-MS/s Reference-Free SAR ADC in 90 nm CMOS. IEEE Journal of Solid-State Circuits, vol. 45, no. 6, pp. 1111-1121.