Projekt dynamicznego komparatora z korekcją napięcia niezrównoważenia w dziedzinie czasu

• Autorzy: Kaczmarczyk Piotr , Kmon Piotr

Identyfikatory

DOI

10.15199/48.2020.12.23

Warianty tytułu

EN

Design of a dynamic comparator with time-domain offset calibration

• Języki publikacji: PL

Abstrakty

PL

W artykule zaprezentowano dwustopniowy komparator dynamiczny z możliwością kalibracji napięcia niezrównoważenia w dziedzinie czasu. Układ został zaprojektowany w technologii CMOS 28 nm. Główną zaletą przedstawionej metody kalibracji jest możliwość minimalizacji napięcia niezrównoważenia bez dodatkowego obciążania pojemnościami pierwszego stopnia układu. Dzięki zastosowaniu regulowanej przez użytkownika linii opóźniającej możliwe jest zmniejszenie napięcia niezrównoważenia o 15 mV, co pozwala skutecznie zniwelować istniejące w zaprojektowanym układzie rozrzuty i utrzymać szybkość odpowiedzi komparatora odpowiednią do pracy z częstotliwością 2 GHz.

EN

In the paper, a two-stage dynamic comparator with a time-domain offset calibration technique is presented. The circuit has been designed in CMOS 28 nm technology. The main advantage of the proposed method is the ability to minimize an offset voltage without additional capacitive loading of the dynamic amplifier. Thanks to the application of a user-tuned delay line, the offset voltage has been reduced by the value of ±15 mV, which effectively eliminates mismatches in the designed circuit and maintains the comparator response speed appropriate for operation at 2 GHz.

Słowa kluczowe

PL

komparator dynamiczny; korekcja napięcia niezrównoważenia; przetwornik analogowo-cyfrowy; scalone układy analogowe

EN

dynamic comparator; offset calibration; analog-to-digital converter; analog integrated circuits

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Przegląd Elektrotechniczny
• Rocznik: 2020
• Tom: R. 96, nr 12
• Strony: 119--122
• Opis fizyczny: Bibliogr. 8 poz., rys., tab.

Twórcy

autor

Kaczmarczyk Piotr

• AGH Akademia Górniczo-Hutnicza in. Stanisława Staszica w Krakowie, Wydział Elektrotechniki, Automatyki, Informatyki i Inżynierii Biomedycznej, Katedra Metrologii i Elektroniki, al. A. Mickiewicza 30, 30-059 Kraków

autor

Kmon Piotr

• AGH Akademia Górniczo-Hutnicza in. Stanisława Staszica w Krakowie, Wydział Elektrotechniki, Automatyki, Informatyki i Inżynierii Biomedycznej, Katedra Metrologii i Elektroniki, al. A. Mickiewicza 30, 30-059 Kraków

Bibliografia

• [1] Taguchi K., Iwańczyk J.S., Vision 20/20: Single photon counting x-ray detectors in medical imaging, Med. Phys., vol. 40 (2013), 10091
• [2] Ballabriga R. et al., The Medipix3RX: a high resolution, zero dead-time pixel detector readout chip allowing spectroscopic imaging, J. Inst., vol. 8 no. 2 (2013), C02016
• [3] Gryboś P. et al., 32k channels readout IC for single photon counting detectors with 75 mm pitch, ENC of 123 e- rms, 9erms offset spread and 2% rms gain spread, IEEE Biomedical Circuits and Systems Conf. (BioCAS), (2015)
• [4] Kaczmarczyk P., Kmon P., Dynamic Comparator Design in 28 nm CMOS, Int. J. Microelectronics and Comput. Sci., vol. 9 no. 4 (2018), 149-154
• [5] Elzakker M. van, et al., A 10-bit Charge-Redistribution ADC Consuming 1.9 uW at 1 MS/s, IEEE J. Solid-State Circuits, vol. 45 no. 5 (2010), 1007-1015
• [6] Plas G. van der, Decoutere S., Donnay S., A 0.16pJ/Conversion-Step 2.5mW 1.25GS/s 4b ADC in a 90nm Digital CMOS Process, IEEE Int. Solid State Circuits Conf. – Dig. Tech. Papers, (2006) 2310-2312
• [7] Lin J., Mano I., Miyahara M., Matsuzawa A., Ultralow-voltage high-speed flash adc design strategy based on fom-delay product, IEEE Trans. VLSI Syst., vol. 23 no. 8 (2015), 1518- 1527
• [8] Yang X., Bae S., Lee H., An 8-bit 2.8 GS/s Flash ADC with Time-based Offset Calibration and Interpolation in 65 nm CMOS, IEEE Europ. Solid State Circuits Conf. (ESSCIRC), (2019) 305-308

Uwagi

Opracowanie rekordu ze środków MNiSW, umowa Nr 461252 w ramach programu "Społeczna odpowiedzialność nauki" - moduł: Popularyzacja nauki i promocja sportu (2020).