Low voltage, high-speed four-quadrant cmos transconductance multiplier

• Autorzy: Jasielski J. , Kuta S. , Machowski W. , Kołodziejski W.

Warianty tytułu

PL

Niskonapięciowy szybki czteroćwiartkowy trans-konduktancyjny układ mnożący w technologii cmos

• Języki publikacji: EN

Abstrakty

EN

The paper presents an analog four-quadrant transconductance multiplier designed in CMOS technology, suitable for low voltage and operating at high-speed. The transconductance multiplier with Gilbert-like architecture uses a cascade of a combination of two linear current dividers implemented by means of the differential pairs to produce a linear dependence between the tail current and the two output currents. To adopt the circuit for low voltage, simple current mirrors have been applied to couple the first- and the second stage of the current dividers cascade. High-speed operation is possible thanks to simple architecture of building blocks using RF CMOS transistors with sufficiently large biasing currents. A complete circuits schematic with input driving peripherials, as well as simulation results of entire multiplier have also been presented.

PL

W artykule zaprezentowano szybki niskonapięciowy czteroćwiartkowy układ mnożący zaprojektowany w technologii CMOS. Architektura układu oparta jest o strukturę typu Gilberta. W układzie zastosowano kaskadowe połączenie dwóch stopni transkonduktancyjnych zrealizowanych w oparciu o pary różnicowe. Aby układ mógł pracować w zakresie niskich napięć zasilających poszczególne stopnie zostały sprzęgnięte przy pomocy prostych luster prądowych. Duża szybkość działania została osiągnięta dzięki prostej architekturze układu oraz zastosowaniu tranzystorów RF pracujących przy odpowiednio dużych wartościach prądów. W pracy zaprezentowano również wejściowe niskonapięciowe bloki pomocnicze oraz wyniki symulacji kompletnego układu mnożącego.

Słowa kluczowe

EN

analog VLSI; four-quadrant multiplier; CMOS

PL

analogowe układy VLSI; technologia CMOS; układ mnożący czteroćwiartkowy

• Wydawca: Wydawnictwa Uczelniane Politechniki Bydgoskiej im. Jana i Jędrzeja Śniadeckich
• Czasopismo: Zeszyty Naukowe. Telekomunikacja i Elektronika / Uniwersytet Technologiczno-Przyrodniczy w Bydgoszczy
• Rocznik: 2010
• Tom: z. 13
• Strony: 115--124
• Opis fizyczny: Bibliogr. 7 poz., rys.

Twórcy

autor

Jasielski J.

• Department of Electronics AGH University of Technology Kraków, Poland

autor

Kuta S.

autor

Machowski W.

autor

Kołodziejski W.

Bibliografia

• [1] Chang C.C., Liu S.I., 1998. Weak inversion four-quadrant multiplier and twoquadrant divider, Electronics Letters, vol. 34, Nr 22, pp. 2079-2080.
• [2] Dei M., Nizza N., Lazzerini G.M., Bruschi P., Piotto M., 2009. A four quadrant analog multiplier based on a novel cmos linear current divider, IEEE PRIME – Research in Microelectronics and Electronics Conference, pp. 128-131.
• [3] Gilbert B., 1968. A precise four-quadrant multiplier with subnanosecond response, IEEE J. Solid State Circuits, vol. SC-3, pp. 365-373.
• [4] Han G., Sánchez-Sinencio E., 1998. CMOS Transconductance Multipliers: A Tutorial, IEEE Trans. Circuits Syst. II – Analog And Digital Signal Processing, 45, (12), pp. 1550-1563.
• [5] Salama M.K., Soliman A.M., 2003. Low-Voltage Low-Power CMOS RF Four-Quadrant Multiplier, AEU – International Journal of Electronics and Communications, vol. 57, Issue 1, pp. 74-78.
• [6] Sawigun C., Mahattanakul J., 2008. A 1.5 V, wide-input range, high-bandwidth, CMOS four-quadrant analog multiplier, Proceedings of ISCAS 2008. IEEE, pp. 2318-2321.
• [7] Walke R.L., Quigley S.F., Webb P.W., 1992. Design of an analogue subthreshold multiplier suitable for implementing an artificial neural network, IEE Proceedings G, vol. 139(2), pp. 261-264.