Implementacja sprzętowa wybranych elementów gcm-aes w układzie programowalnym na karcie netfpga

• Autorzy: Romaszkan W. , Kasperek J. , Rajda P. , Pacyna P. , Konorski J.

Warianty tytułu

EN

Design and implementation of selected GCM-AES elements for netFPGA development board

• Języki publikacji: PL

Abstrakty

PL

Artykuł przedstawia projekt oraz implementację modułu realizującego mnożenie w skończonym polu Galois GF(2128), przeznaczonego do pracy w szyfratorze AES-GCM. Moduł został zrealizowany w taki sposób, aby umożliwić jego implementację w układach programowalnych FPGA na kartach NetFPGA1G oraz NetFPGA10G. Uwaga skupiła się na zapewnieniu należytej minimalnej częstotliwości taktowania zegara oraz odpowiedniej szybkości przetwarzania danych, przy uwzględnieniu ograniczonych zasobów układów programowalnych.

EN

The paper reports on the design and implementation of a Galois GF(2128) multiplier for use in AES-GCM encryption module. The GF(2128) multiplier has been designed to satisfy the requirements and constraints of FPGA circuits on NetFPGA1G and NetFPGA10G development boards.

Słowa kluczowe

PL

pola Galois; programowalny układ FPGA; karty NetFPGA10G; karty NetFPGA1G; elementy gcm-aes

EN

Galois field; programmable FPGA; NetFPGA10G card; NetFPGA1G card; GCM-AES elements

• Wydawca: Wydział Elektroniki, Telekomunikacji i Informatyki Politechniki Gdańskiej
• Czasopismo: Zeszyty Naukowe Wydziału ETI Politechniki Gdańskiej. Technologie Informacyjne
• Rocznik: 2013
• Tom: T. 21
• Strony: 7--19
• Opis fizyczny: Bibliogr. 13 poz., rys., tab

Twórcy

autor

Romaszkan W.

• AGH Akademia Górniczo-Hutnicza w Krakowie, Katedra Elektroniki

autor

Kasperek J.

• AGH Akademia Górniczo-Hutnicza w Krakowie, Katedra Elektroniki

autor

Rajda P.

• AGH Akademia Górniczo-Hutnicza w Krakowie, Katedra Elektroniki

autor

Pacyna P.

• AGH Akademia Górniczo-Hutnicza w Krakowie, Katedra Telekomunikacji

autor

Konorski J.

• Politechnika Gdańska, Katedra Teleinformatyki

Bibliografia

• [1] S. Lemsitzer, J. Wolkerstorfer, N. Felber, M. Braendli, Multi-Gigabit GCM-AES Architecture Optimized for FPGAs, Lecture Notes in Computer Science, 2007, 4727:227-238.
• [2] A. Satoh, High-Speed Hardware Architectures for Authenticated Encryption Mode GCM, Circuits and Systems, 2007. ISCAS 2007. IEEE International Symposium o, 27-30 May 2007, 1:1863-1866.
• [3] S. Wang, An Architecture for the AES-GCM Security Standard, Ontario, 2006.
• [4] W. Romaszkan, Sprzętowa implementacja wybranych modułów algorytmu MACSec na karcie NetFPGA, projekt dyplomowy pod opieką J. Kasperka, AGH Akademia Górniczo-Hutnicza w Krakowie, 2012.
• [5] M. El-Gebaly, Finite Field Multiplier Architectures for Cryptographic Applications, Waterloo, 2000.
• [6] A. Reyhani-Masoleh, M. A. Hasan, Low Complexity Bit Parallel Architectures for Polynomial Basis Multiplication over GF(2m), Computers, IEEE Transactions on, Aug 2004, 53:945-959.
• [7] C. Paar, N. Lange, A Comparative VLSI Synthesis of Finite Field Multipliers, Lake District, 1995.
• [8] W. Tang, H. Wu, M. Ahmadi, VLSI Implementation of Bit-Parallel Word-Serial Multiplier in GF(2233), IEEE-NEWCAS Conference, The 3rd International, Jun 2005, 1:399-402.
• [9] J. Huo, G. Shou, Y. Hu, Z. Guo, The Design and FPGA Implementation of GF(2128) Multiplier for GHASH, Networks Security, Wireless Communications and Trusted Computing, 2009. NSWCTC '09. International Conference on, April 2009, 1:554-557.
• [10] C. Paar, Implementation Options for Finite Field Arithmetic for Elliptic Curve Crytposytems, ECC, 1999.
• [11] Virtex-II Pro and Virtex-II Pro X Platform FPGAs: Complete Data Sheet, DS083, 2011.
• [12] Virtex-5 Family Overview, DS100, 2009.
• [13] T. Chen, W. Huo, Z. Liu, Design and Efficient FPGA Implementation of Ghash Core for AESGCM, Computational Intelligence and Software Engineering (CiSE), 2010 International Conference on, Dec. 2010, 1:1-4, 10-12.