Implementation of multi-operand addition in FPGA using high-level synthesis

• Autorzy: Smyk R. , Czyżak M.

Identyfikatory

DOI

10.15199/48.2018.02.39

Warianty tytułu

PL

Implementacja sumowania wielooperandowego w FPGA przy zastosowaniu syntezy wysokopoziomowej

• Języki publikacji: EN

Abstrakty

EN

The paper presents the results of high-level synthesis (HLS) of multi-operand adders in FPGA using the Vivado Xilinx environment. The aim was to estimate the hardware amount and latency of adders described in C-code. The main task of the presented experiments was to compare the implementations of the carry-save adder (CSA) type multi-operand adders obtained as the effect of the HLS synthesis and those based on the basic component being 4-operand adder with fast carry-chain available in FPGA’s implemented in Verilog. However, the HLS synthesis is simplifies the design and prototyping process but the received results indicate that the circuit obtained as the result of such synthesis requires twice more resources and is slower than its counterpart design using Verilog.

PL

W pracy zaprezentowano rezultaty syntezy wysokopoziomowej sumatorów wielo-operandowych w środowisku Vivado Xilinx. Celem pracy była ocena złożoności sprzętowej i opóźnienia sumatorów uzyskanych poprzez opis w języku C. Głównym zadaniem przeprowadzonych eksperymentów było porównanie implementacji sumatorów zachowujących przeniesienie otrzymanych w wyniku syntezy wysokopoziomowej i tych implementowanych w języku Verilog wykorzystujących łańcuch szybkich przeniesień w FPGA. Uzyskane rezultaty wskazują, że wprawdzie synteza wysokopoziomowa układów jest znacznie prostsza i pozwala na szybsze uzyskanie implementacji, jednak otrzymuje się struktury wymagające dwukrotnie większych zasobów sprzętowych niż to ma miejsce w przypadku użycia języka Verilog.

Słowa kluczowe

EN

carry-save adders; generalized parallel counter; multi-operand addition; FPGA

PL

sumator zachowujący przeniesienie; uogólniony licznik równoległy; wielooperandowe sumowanie; FPGA

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Przegląd Elektrotechniczny
• Rocznik: 2018
• Tom: R. 94, nr 2
• Strony: 170--173
• Opis fizyczny: Bibliogr. 23 poz., rys., tab.

Twórcy

autor

Smyk R.

• Faculty of Electrical and Control Engineering, Gdansk University of Technology, ul. G. Narutowicza 11/12, 80-233 Gdańsk

autor

Czyżak M.

• Faculty of Electrical and Control Engineering, Gdansk University of Technology, ul. G. Narutowicza 11/12, 80-233 Gdańsk

Bibliografia

• [1] Wallace C. S., A Suggestion for a Fast Multiplier, IEEE Transactions on Electronic Computers, 13 (1964), No. 1, 14-17
• [2] Dadda L., Some schemes for fast serial input multipliers, Alta Frequenza, 53 (1965), No. 34, 349-356
• [3] Gajski D. D., Parallel Compressors, IEEE Transactions on Computers, C-29 (1980), No. 5, 393-398
• [4] Dormido S., Canto M., Synthesis of Generalized Parallel Counters, IEEE Transactions on Electronic Computers, C-30 (1981), No. 9, 699-703
• [5] Altera, Stratix-IV device handbook, 2015
• [6] Xilinx, Virtex-5 family overview lx, lxt, and sxt platforms, Xilinx Inc, San Jose, Calif, USA, 2010
• [7] Xilinx, Virtex-6 FPGA data sheets, Xilinx Inc, San Jose, Calif, USA, 2010
• [8] Parandeh-Afshar H., Neogy A., Brisk P., Ienne P., Compressor tree synthesis on commercial high-performance FPGAs, ACM Transactions on Reconfigurable Technology and Systems, 4 (2011), No. 4, art. no. 39
• [9] Parandeh-Afshar H., Neogy A., Brisk P., Ienne P., Efficient synthesis of compressor trees on fpgas, In Proceedings of the 2008 Asia and South Pacific Design Automation Conference, ASPDAC ’08, IEEE Computer Society Press, Los Alamitos, CA, USA, 2011, 138-143
• [10] Parandeh-Afshar H., Neogy A., Brisk P., Ienne P., Exploiting fast carrychains of FPGAs for designing compressor trees, Proceedings of the 19th International Conference on Field Programmable Logic and Applications, 2009, 242-249
• [11] Parandeh-Afshar H., Neogy A., Brisk P., Ienne P., Improving synthesis of compressor trees on FPGAs via integer linear programming, Proceedings of the Design, Automation and Test Conference in Europe (DATE '08), 2008, 1256-1261
• [12] Parandeh-Afshar H., Closing the gap between FPGA and ASIC: Balancing flexibility and efficiency, PhD thesis, ÉCOLE POLYTECHNIQUE FÉDÉRALE DE LAUSANNE, 2012
• [13] Kumm M., Zipf P., Efficient high speed compression trees on Xilinx FPGAs, Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen(MBMV '14), 2014
• [14] Kumm M., Zipf P., Pipelined compressor tree optimization using integer linear programming, Proceedings of the 24th International Conference on Field Programmable Logic and Applications, 2014, 1-8
• [15] Brunie N., de Dinechin F., Istoan M., Sergent G., Illyes K., Popa B., Arithmetic core generation using bit heaps, 3rd International Conference on Field Programmable Logic and Applications, Porto, Portugal, 2013, 1-8
• [16] De Dinechin F., FloPoCo project, [web page] http://http://flopoco.gforge.inria.fr/, Accessed on 28 Aug. 2017
• [17] Khurshid B., Mir R.N., High Efficiency Generalized Parallel Counters for Xilinx FPGAs, EEE 22nd International Conference on High Performance Computing (HiPC), 2015, 40-46
• [18] Matsunaga T., Kimura S., Matsunaga Y., Power and delay aware synthesis of multi-operand adders targeting LUT-based FPGAs, Proceedings of the 17th IEEE/ACM International Symposium on Low Power Electronics and Design (ISLPED ’11), 2011, 217-222
• [19] Matsunaga T., Kimura S., Matsunaga Y., Multi-operand adder synthesis targeting fpgas, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 94 (2011), No. 12, 2579-2586
• [20] Matsunaga T., Kimura S., Matsunaga Y., An exact approach for gpc-based compressor tree synthesis, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, E96-A (2013), No. 12, 2553-2560
• [21] Xilinx, Vivado design suite user guide : High-level synthesis, ug871, IXilinx Inc, San Jose, Calif, USA, 2014
• [22] Cony J. et al., High-level synthesis for FPGAs: from prototyping to deployment, IEEE Trans. Comput. Aided Des. Integr. Circuits Syst., 30 (2011), No. 4, 473-491
• [23] Brent, R.P., Kung, H.T., A Regular Layout for Parallel Adders, IEEE Transactions on Computers, C-31 (1982), No. 3, 260-264

Uwagi

Opracowanie rekordu w ramach umowy 509/P-DUN/2018 ze środków MNiSW przeznaczonych na działalność upowszechniającą naukę (2018).