Asynchroniczna wymiana danych w układzie GALS ukierunkowana na minimalizację poboru mocy

• Autorzy: Modrzyk D. , Kania D.

Identyfikatory

DOI

10.12915/pe.2014.02.35

Warianty tytułu

EN

Asynchronous data exchange between locally synchronous blocks of a GALS system

• Języki publikacji: PL

Abstrakty

PL

W artykule przedstawiono nowatorską metodę asynchronicznej wymiany danych pomiędzy modułami lokalnie synchronicznymi w systemie GALS. Metoda ukierunkowana jest na minimalizację poboru mocy w złożonych układach kompresji sygnału obrazu oraz sygnału wizyjnego. Rozwiązanie polega na implementacji modułów nadrzędnych dla poszczególnych bloków kodera, które wyposażone są w interfejsy asynchroniczne umożliwiające blokowanie lokalnego sygnału zegarowego. W artykule zaprezentowano wyniki eksperymentalne otrzymane po zastosowaniu przedstawionej metody w układzie kodera Motion JPEG2000.

EN

In the paper there is presented a novel method of asynchronous data exchange between locally synchronous blocks of a GALS system. The method is oriented toward the minimization of power consumption within complex image or video compression designs. The solution is based on implementation of the asynchronous modules for individual functional blocks of the encoder, which are equipped with asynchronous interfaces and enable gating of a local clock signal. In the article there are presented experimental results obtained after adopting the method in the Motion JPEG2000 encoder design.

Słowa kluczowe

PL

interfejs asynchroniczny; układ globalnie asynchroniczny bramkowanie zegara; GALS

EN

asynchronous interface; globally asynchronous locally synchronous circuits; GALS; clock gating; video compression

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Przegląd Elektrotechniczny
• Rocznik: 2014
• Tom: R. 90, nr 2
• Strony: 132--137
• Opis fizyczny: Bibliogr. 25 poz., schem., wykr.

Twórcy

autor

Modrzyk D.

• Instytut Elektroniki, ul. Akademicka 16, 44-100 Gliwice

autor

Kania D.

• Pol. Śl., Instytut Elektroniki, ul. Akademicka 16, 44-100 Gliwice

Bibliografia

• [1] Modrzyk D., Staworko M., A high-performance architecture of JPEG2000 encoder, Proc. of the 19th European Signal Processing Conf. EUSIPCO, 2011, 569-573
• [2] Modrzyk D., Ograniczenie mocy dynamicznej w architekturze sprzętowego kodera standardu JPEG2000, Pomiary Automatyka Kontrola, Vol.56, nr 7, 2010, 793-795
• [3] Mocha J., Kania D., Woźnica T., Wykorzystanie przesuniętych w fazie sygnałów zegarowych do redukcji zaburzeń elektromagnetycznych w układach FPGA, Przegląd Elektrotechniczny, R. 85 nr 7, 2009, 200-202
• [4] Xin F., Krstic M., Wolf Ch., Grass E., A GALS FFT processor with clock modulation for low-EMI applications, Proc. 21st IEEE Int’l Conf. on Application-specific Systems Architectures and Processors (ASAP), 2010, 273-278
• [5] Chapiro D., Globally-Asynchronous Locally-Synchronous Systems, PhD thesis, Stanford University, 1984
• [6] Mullins R. and Moore S., Demystifying Data-Driven and Pausible Clocking Schemes, Proc. 13th IEEE Int. Symp. Asynchronous Circuits and Systems, 2007, 175-185
• [7] Krstic M., Grass E., Gurkaynak F.K., Vivet P., Globally Asynchronous, Locally Synchronous Circuits: Overview and Outlook, IEEE Design & Test of Computers, Vol. 24, No. 5, 2007, 430-441
• [8] Krstic M., Xin F., Marinkovic M., Gurkaynak F., Heer Ch., Sonntag S., Deliverable – D3, Specification of optimized GALS interfaces and application scenarios, GALS InterfAce for CompleX Digital System Integration (GALAXY), 2008, Issue 2
• [9] Taylor G., An on-chip dynamically recalibrated delay line for embedded self-timed systems, Proc. 6th Int. Symp. on Advanced Research in Asynchronous Circuits and Systems (ASYNC 2000), 2000, 45-51
• [10] Yun K., Donohue R., Pausible Clocking: A First Step Toward Heterogenous Systems, Proc. IEEE Int. Conf. Computer Design: VLSI in Computers and Processors, 1996, 118-127
• [11] Yun K., Dooply A., Pausible Clocking-Based Heterogenous Systems, IEEE Trans. on Very Large Scale Integration (VLSI) Systems, Vol. 4, n.5, 1999, 482-488
• [12] Bormann D., Cheung P., Asynchronous Wrapper for Heterogeneous Systems, Proc. Int. Conf. on Computer Design (ICCD), 1997, 307-314
• [13] Muttersbach J., Villiger T., Kaeslin H., Felber N., Fichtner W., Globally-Asynchronous Locally-Synchronous Architectures to Simplify the Design of On-Chip Systems, Proc. of the 12th IEEE Int. ASIC/SoC Conference, 1999, 317-321
• [14] Muttersbach J., Villiger T., Fichtner W., Practical Design of Globally-Asynchronous Locally-Synchronous Systems, Proc. 6th Int’l Symp. Advanced Research in Asynchronous Circuits and Systems (ASYNC 00), 2000, 52-59
• [15] Yun K.Y, Dill D.L, Automatic synthesis of extended burst-mode circuits: Part I and II, IEEE Trans. on Computer-Aided Design of Integrated Circuits and Systems, 1999, Issue 2, 101-132
• [16] Xin F., Krstic M., Grass E., Analysis and optimization of pausible clocking based GALS design, Proc. 26th IEEE Int’l Conf. on Computer Design (ICCD), 2009, 358-365
• [17] Seizovic J.N., Pipeline Synchronization, Proc. Int’l Symp. on Advanced Research in Asynchronous Circuits and Systems, 1994, 87-96
• [18] Chelcea T., Nowick S.M., Low-latency asynchronous FIFO’s using token rings, Proc. 6th Int’l Symp. on Advanced Research in Asynchronous Circuits and Systems, 2000, 210-220
• [19] Chelcea T., Nowick S.M., Low-latency FIFO for mixed-clock systems, Proc. IEEE Computer Society Workshop on VLSI, 2000, 119-126
• [20] Beigne E., Vivet P., Design of on-chip and off-chip interfaces for a GALS NoC architecture, Proc. 12th IEEE Int’l Symp. on Asynchronous Circuits and Systems, 2006, 172-181
• [21] Iyer A., Marculescu D., Power and Performance Evaluation of Globally Asynchronous Locally Synchronous Processors, 29th Annual Int’l Symp. on Computer Architecture, 2002, 158-168
• [22] Hemani A., Meincke T., Kumar S., Postula A., Olsson T., Nilsson P., Oberg J., Ellervee P., Lundqvist D., Lowering power consumption in clock by using Globally Asynchronous Locally Synchronous design style, Proc. of 36th Design Automation Conference, 1999, 873-878
• [23] Kulmala A., Hamalainen T.D., Hannikainen M., Comparison of GALS and Synchronous Architectures with MPEG-4 Video Encoder on Multiprocessor System-on-Chip FPGA, Proc. 9th EUROMICRO Conference on Digital System Design: Architectures, Methods and Tools, 2006, 83-88
• [24] Amini E., Najibi M., Pedram H., A Novel Clock Generation Scheme for Globally Asynchronous Locally Synchronous Systems: An FPGA-Validated Approach, Proc. 15th Great Lakes Symposium on VLSI, 2005, 296-301
• [25] Amini E., Najibi M., Pedram H., Globally Asynchronous Locally Synchronous Wrapper Circuit Based on Clock Gating, Proc. IEEE Computer Society Annual Symp. on Emerging VLSI Technologies and Architectures, 2006, 193-199