Modelling and Near-Threshold Computing of Power-Gating Adiabatic Logic Circuits

• Autorzy: Hu J. , Chen Q.

Warianty tytułu

PL

Modelowanie i obliczanie stanów progowych bramkowania mocy w adiabatycznych obwodach logicznych

• Języki publikacji: EN

Abstrakty

EN

This paper introduces a power-gating scheme appropriate for near-threshold operating of single-phase adiabatic circuits. A transmission gate with MOS bootstrapping scheme is used as the power-gating switch, which is used to reduce energy overhead. CAL (Clocked Adiabatic Logic) circuits are investigated. The analytical model for power-gating adiabatic circuits is constructed, and the energy overhead of the proposed powergating scheme is analyzed in detail. The results show that the proposed power-gating technique is suitable for near-threshold operating.

PL

W artykule wprowadzono schemat bramkowania mocy dla progowej operacji jednofazowych obwodów adiabatycznych. Zaproponowano model analityczny bazujący na układach MOS jako przełącznikach bramkujących.

Słowa kluczowe

EN

near-threshold computing; modeling; mos bootstrapping; single-phase energy-recycling circuits

PL

obwody adiabatyczne logiczne; bramkowanie mocy

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Przegląd Elektrotechniczny
• Rocznik: 2012
• Tom: R. 88, nr 7b
• Strony: 277--280
• Opis fizyczny: Bibliogr. 9 poz., schem., wykr.

Twórcy

autor

Hu J.

• Faculty of Information Science and Technology, Ningbo University

autor

Chen Q.

• Faculty of Information Science and Technology, Ningbo University

Bibliografia

• [1] Markovic D., Wang C. C., Alarcon L. P., Liu T. T., Rabaey J. M., Ultralow-power design in near-threshold region, Proceedings of the IEEE, 98 (2010) 237-252.
• [2] Zhang W. Q., Su L., Zhang Y., Li L. F. , and Hu J. P., Lowleakage flip-flops based on dual-threshold and multiple leakage reduction techniques, Journal of Circuits, Systems and Computers, 20 (2011), 147-162.
• [3] Hu J. P., Yu X. Y., Low voltage and low power pulse flip-flops in nanometer CMOS processes, Current Nanoscience, 8 (2012), 102-107.
• [4] Wang A., Calhoun B. H., andChandrakasan A. P., Subthreshold design for ultra low-power systems, Springer (2006) 12-102.
• [5] Wu Y. B., Hu J. P., Near-threshold computing of CAL-CPL circuits, Journal of Low Power Electronics, 7 (2011) 393-402.
• [6] Hu J. P., Xu T. F., and Li H., A lower-power register file based on complementary pass-transistor adiabatic logic, IEICE Tran. on Inf. & Sys., E88-D (2005) 1479-1485.
• [7] Maksimovic D., Oklobdzija V. G., Nikolic B., Current K. W., Clocked CMOS adiabatic logic with integrated single-phase power-clock supply, IEEE Trans. on VLSI, 8 (2000) 460-463.
• [8] Kim S., Papaefthymiou M. C., True single-phase adiabatic circuitry, IEEE Tran. on VLSI Systems, 9(2001) 52-63.
• [9] Li H., Ye L. F., Fu J. H., Hu J. P., Single-phase power-gating adiabatic flip-flops, Proceeding of IEEE Asia Pacific conference on circuirs and systems, (2008) 964-967.