Analiza wybranych metod realizacji sprzętowej rotatorów Givensa w układzie FPGA

• Autorzy: Poczekajło P.

Identyfikatory

DOI

10.15199/48.2018.09.06

Warianty tytułu

EN

Analysis of methods to hardware realisation of Givens rotation in FPGA chip

• Języki publikacji: PL

Abstrakty

PL

W artykule przedstawiono analizę wybranych metod sprzętowej realizacji rotatorów Givensa. Jako bazę sprzętową wybrano układ FPGA Altera Cyclone 5 SX SoC. Dokonano również pomiaru szeregu parametrów sprzętowych oraz sprawdzono dokładność działania, następnie porównano wyniki w celu wybrania najlepszej realizacji. Badania zostały zrealizowane w ramach prac nad ortogonalnymi filtrami potokowymi realizowanymi za pomocą rotatorów Givensa.

EN

In the paper, analysis of selected methods of hardware implementation of Givens rotators is presented . The author use the FPGA chip Altera Cyclone 5 SX SoC. Hardware parameters of structures are measure. Also accuracy of operations are analysed. Results are compared and selected the best implementation. The research are realisation as part of the work on orthogonal filters implemented with Givens rotators.

Słowa kluczowe

PL

rotator Givensa; realizacja; implementacja; FPGA; algorytm CORDIC; bloki DSP; filtry rotatorowe; analiza

EN

Givens rotation; realisation; implementation; FPGA; CORDIC algorithm; DSP block; rotation filter; analysis

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Przegląd Elektrotechniczny
• Rocznik: 2018
• Tom: R. 94, nr 9
• Strony: 26--28
• Opis fizyczny: Bibliogr. 12 poz., rys., tab.

Twórcy

autor

Poczekajło P.

• Politechnika Koszalińska, Wydział Elektroniki i Informatyki, Katedra Systemów CPS, ul. Śniadeckich 2, 75-453 Koszalin

Bibliografia

• [1] Iakymchuk T., Rosado-Muñoz A., Mompéan M.B., Víllora J.V.F., Osimiry E.O., Versatile Direct and Transpose Matrix Multiplication with Chained Operations: An Optimized Architecture Using Circulant Matrices, IEEE Transactions on Computers, 65 (2016), no. 11, 3470-3479
• [2] Yang H., Ziavras S.G., Hu J., FPGA-based Vector Processing for Matrix Operations, Information Technology, 2007. ITNG '07. Fourth International Conference on, Las Vegas, (2007), 989-994
• [3] Zhang Y., Shalabi Y.H., Jain R., Nagar K.K., Bakos J.D., FPGA vs. GPU for sparse matrix vector multiply, 2009 International Conference on Field-Programmable Technology, Sydney, (2009), 255-262
• [4] Paul A., Khan T.Z., Podder P., Hasan M.M., Ahmed T., Reconfigurable architecture design of FIR and IIR in FPGA, 2015 2nd International Conference on Signal Processing and Integrated Networks (SPIN), Noida, (2015), 958-963
• [5] Online: https://altera.com/documentation/hco1421694595728.html
• [6] Poczekajło P., Wirski R., Synthesis and Realization of 3-D Orthogonal FIR Filters Using Pipeline Structures, Circuits Systems and Signal Processing
• [7] Poczekajło P., Wirski R.T., Synteza separowalnych trójwymiarowych filtrów ortogonalnych o strukturze potokowej, Przegląd Elektrotechniczny, 89, (2013), nr. 10, 150-152
• [8] Poczekajło P., Wawryn K., Hardware implementation of 3D pipelined laplace filter based on rotation structures, 2017 MIXDES - 24th International Conference "Mixed Design of Integrated Circuits and Systems, Bydgoszcz, (2017), 276-280
• [9] Poczekajło P., Implementacja sprzętowa potokowego filtru uśredniającego 3D w układzie FPGA, Przegląd Elektrotechniczny, 93, (2017), nr. 8, 17-19
• [10] Vaidyanathan P. P., Multirate Systems And Filter Banks, Prentice Hall, (1993)
• [11] Online: https://www.terasic.com.tw/cgibin/page/archive.pl?CategoryNo=167&No=816
• [12] Volder J.E., The CORDIC trigonometric computing technique, IRE Trans. Electron. Comput., vol. EC-8, no. 3, 330–334, 1959

Uwagi

Opracowanie rekordu w ramach umowy 509/P-DUN/2018 ze środków MNiSW przeznaczonych na działalność upowszechniającą naukę (2018).