Multi-input Memristor rationed logic full adder circuit for efficient processing time

• Autorzy: Yamtim Suparlerk , Tooprakai Siraphop

Identyfikatory

DOI

10.15199/48.2022.06.17

Warianty tytułu

PL

Wielowejściowy układ logiczny Memristor racjonowany z pełnym sumatorem dla wydajnego czasu przetwarzania

• Języki publikacji: EN

Abstrakty

EN

This research proposes a multi-input memristor rationed logic (MRL) 1-bit full adder circuit as an alternative to conventional multi-stage MRL full adders. The proposed multi-input 1-bit full adder circuit consisted of 25 memristors without CMOS transistor. Ripple carry adder was utilized to realize multi-input MRL 8-bit full adder circuit by cascading eight blocks of multi-input MRL 1-bit full adder. The advantages of the multi-input MRL 8-bit full adder include straightforwardness, compactness, and improved delay time. Simulations were carried out by using LTspice simulator and results compared with multi-stage full adders. The multi-input MRL 8-bit full adder circuit achieved higher processing-time efficiency and thereby holds great potential as an alternative to multi-stage full adders. The novelty of this research lies in the use of multi-input MRL technique to realize full adder circuits that effectively mitigate voltage degradation and improve delay time.

PL

Badania te proponują wielowejściowy układ memristor rationed logic (MRL) 1-bitowego pełnego sumatora jako alternatywę dla konwencjonalnych wielostopniowych sumatorów MRL. Proponowany wielowejściowy 1-bitowy układ pełnego sumatora składał się z 25 memrystorów bez tranzystora CMOS. Sumator przenoszenia Ripple został wykorzystany do realizacji wielowejściowego 8-bitowego pełnego sumatora MRL poprzez kaskadowanie ośmiu bloków wielowejściowego 1-bitowego pełnego sumatora MRL. Zalety wielowejściowego, 8-bitowego pełnego sumatora MRL obejmują prostotę, zwartość i poprawiony czas opóźnienia. Symulacje przeprowadzono przy użyciu symulatora LTspice, a wyniki porównano z wielostopniowymi pełnymi sumatorami. Obwód wielowejściowego 8-bitowego pełnego sumatora MRL osiągnął wyższą wydajność w czasie przetwarzania, a tym samym ma ogromny potencjał jako alternatywa dla wielostopniowych pełnych sumatorów. Nowość tych badań polega na wykorzystaniu wielowejściowej techniki MRL do realizacji pełnych obwodów sumatorów, które skutecznie łagodzą degradację napięcia i poprawiają czas opóźnienia.

Słowa kluczowe

EN

memristor; logic gate; full adder; Multi-Input; processing time

PL

układ logiczny; memristor; sumator

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Przegląd Elektrotechniczny
• Rocznik: 2022
• Tom: R. 98, nr 6
• Strony: 88--94
• Opis fizyczny: Bibliogr. 23 poz., rys., tab.

Twórcy

autor

Yamtim Suparlerk

• King Mongkut’s Institute of Technology Ladkrabang, Thailand

• https://orcid.org/0000-0002-2983-1313

autor

Tooprakai Siraphop

• King Mongkut’s Institute of Technology Ladkrabang, Thailand

• https://orcid.org/0000-0002-7877-7106

Bibliografia

• [1] Frank D. J., Dennard R. H., Nowak E., Solomon P. M., Taur Y., and Wong H. S. P.: Device scaling limits of Si MOSFETs and their application dependencies, Proc. IEEE, 89(3), pp. 259–287, Mar. 2001.
• [2] Venkatesan C., Sulthana T., Sumithra M. G. and Suriya M.: Analysis of 1-bit full adder using different techniques in Cadence 45nm Technology, 2019 5th International Conference on Advanced Computing & Communication Systems (ICACC), India (2019), pp. 179–184.
• [3] Niemier M. T. et al.: Nanomagnet logic: Progress toward system-level integration, J. Phys., Condens. Matter, 23(49), p. 493202, Nov. 2011.
• [4] Omari K. A. and Hayward T. J.: Chirality-based vortex domain-wall logic gates, Phys. Rev. Appl., 2(4), p. 044001, Oct. 2014.
• [5] Friedman J. S., Wessels B. W., Memik G. and Sahakian A. V.:Emitter-coupled spin-transistor logic: Cascaded spintronic computing beyond 10 GHz, IEEE Journal on Emerging and Selected Topics in Circuits and Systems, 5(1), pp. 17 – 27, 23 Feb. 2015.
• [6] Clark K. L.: Negations as failure, Springer, Boston, MA, (1978), pp. 293–306.
• [7] Borghetti J., Snider G. S., Kuekes P. J., Yang J. J., Stewart D. R., and Williams R. S.: Memristive’ switches enable ‘stateful’ logic operations via material implication, Nature, 464(7290), pp. 873–876, Apr. 2010.
• [8] Chua L. O.: Memristor – The Missing Circuit Element, IEEE Transactions on Circuit Theory, 18(5), pp. 507-519, September 1971.
• [9] Mokhtar S. M. A. B. and Abdullah W. F. H.: Re-model fabricated memristor behavior in LT-SPICE and applied in logic circuit, 2014 IEEE Symposium on Computer Applications and Industrial Electronics (ISCAIE), Penang, Malaysia (2014), pp. 106-110.
• [10] Matsunaga S. et al.: Fabrication of a nonvolatile full adder based on logic-in-memory architecture using magnetic tunnel junctions, Appl. Phys. Express, 1(9), p. 091301, Aug. 2008.
• [11] Wang X., Yang Y. and Shang M.: A Novel Content Addressable Memory Based on Hybrid Memristor-CMOS Architecture, 2018 37th Chinese Control Conference (CCC), Wuhan, China (2018), pp. 8502–8506.
• [12] Kvatinsky S., Satat G., Wald N., Friedman E. G., Kolodny A. and Weiser U. C.: Memristor-based material implication (IMPLY) logic: Design principles and methodologies, IEEE Trans. VLSI Syst., 22(10), pp. 2054–2066, 2014.
• [13] Kvatinsky S., Belousov D., Liman S., Satat G., Wald N.: Friedman E. G., Kolodny A. and Weiser U. C., MAGIC—memristor-aided logic, IEEE Trans. on Circuits and Systems II: Express Briefs, 61(11), pp. 895 - 899, 2014.
• [14] Kvatinsky S., Wald N., Satat G., Kolodny A., Weiser U. C. and Friedman E. G.: MRL — Memristor Ratioed Logic, 2012 13th International Workshop on Cellular Nanoscale Networks and their Applications, Turin, Italy (2012), pp. 1-6.
• [15] Wang X., Yang R., Chen Q. and Zeng Z.: An improved memristor-CMOS XOR logic gate and a novel full adder, Ninth International Conference on Advanced Computational Intelligence (ICACI), Doha, Qatar(2017), pp. 1-5.
• [16] Singh T.: Hybrid Memristor-CMOS (MeMOS) based Logic Gates and Adder Circuits, CoRR, arXiv:1506.06735 [cs.ET], (2015), pp.1-11 [Pre-Print]
• [17] Wang Z., Li Y., Su Y., Zhou Y., Cheng L., Chang T., Xue K., Sze S. M. and Miao X.: Efficient Implementation of Boolean and Full-Adder Functions With 1T1R RRAMs for Beyond Von Neumann In-Memory Computing, IEEE Transactions on Electron Devices, 65(10), pp. 4659-4666, Oct. 2018.
• [18] Biolek D., Ventra M. D. and Pershin Y.V.: Reliable SPICE simulations of memristors, memcapacitors and meminductors, Radioengineering, 22(4), pp. 945-968, 2013.
• [19] Assad G. D. and Piñón M. V.: LTspice IV user guide, Linear Technology Corporation, (1998-2012).
• [20] Nayan G.: A Comparative Analysis of 8-bit Novel Adder Architecture Design using Traditional CMOS and m-GDI technique, International Conference on Communication and Electronics Systems (ICCES 2019), Cairo, Egypt(2019), pp. 128–135.
• [21] Shekhawat K. S. and Sujediya G.: Design and Analysis of RCA and CLA using CMOS, GDI, TG and ECRL Technology, International Journal of Advanced Engineering Research and Science (IJAERS), 4(11), pp. 126–129, Nov. 2017.
• [22] Crowe J. and Hayes-Gill B.: Introduction to Digital Electronics, United Kingdom, (1998), pp. 29-45.
• [23] Yamtim S., Tooprakai S.: Low Power Hybrid Memristor-CMOS Full Adder Circuit using NAND gate, 2017 International Symposium on Multimedia and Communication Technology, Ayutthaya, Thailand (2017), pp. 49-52.

Uwagi

Opracowanie rekordu ze środków MEiN, umowa nr SONP/SP/546092/2022 w ramach programu "Społeczna odpowiedzialność nauki" - moduł: Popularyzacja nauki i promocja sportu (2022-2023).