Hardware acceleration of data classifiers for multimedia processing tasks

• Autorzy: Dziurzański P. , Mąka T. , Forczmański P.

Warianty tytułu

PL

Sprzętowe przyspieszenie klasyfikacji danych multimedialnych

• Języki publikacji: EN

Abstrakty

EN

In this paper, experimental results of a proposed hardware acceleration of feature extraction and data classifiers for multimedia are presented. This hardware is based on multi-core architecture connected with a mesh Network on Chip (NoC). The cores in the system execute both data classifiers and feature extraction for audio and image data. Using various meta heuristics the system is optimized with regards to different data communication criteria. The system was implemented on an FPGA platform with use of ImpulseC hardware description language.

PL

W artykule zostały zeprezentowane wyniki eksperymentalne dotyczące sprzętowego przyspieszania ekstrakcji cech i klasyfikacji danych multimedialnych. Opracowane rozwiązanie sprzętowe bazuje na architekturze wielordzeniowej, w której każdy blok realizuje przypisaną mu statycznie funkcjonalność. Rdzenie połączone są ze sobą za pomocą sieci wewnątrzukładowej (ang. Network on Chip, NoC) o architekturze siatki. W artykule opisano pokrótce autorskie oprogramowanie służące do generowania kodu sieci wewnątrzukładowej. Graficzny interfejs użytkownika został zaprezentowany na rys. 1. Narzędzie ma za zadanie dokonywać odwzorowania wybranych funkcjonalności do poszczególnych rdzeni z wykorzystaniem takich meta-heurystyk jak algorytmy genetyczne, symulowane wyżarzanie, poszukiwanie losowe czy algorytmu gradientowego. Jako kryterium optymalizacji można wybrać minimalizację całkowitego przesyłu danych, minimalizację maksymalnej liczby danych transmitowanych przez pojedyncze łącze, a także minimalizację odchylenia standardowego rozmiaru strumieni transmitowanych przez poszczególne łącza. Przykładowe wyniki optymalizacji losowej dla sieci wewnątrzukładowej zostały przedstawione w tab. 1, natomiast wyniki optymalizacji dla sieci wewnątrzukładowej wykorzystującej inne podejścia - w tab. 2. Dla systemu zoptymalizowanego w ten sposób został wygnerowany opisujący go kod w języku ImpulseC, który następnie posłużył do syntezy sprzętowej na układzie FPGA z rodziny Xilinx Virtex 5. Zajętość układu XC5VSX50T dla trzech wykorzystanych klasyfikatorów została przedstawiona na rys. 3. Z kolei tab. 3 przedstawia liczbę zasobów wykorzystanych przez narzędzie syntezy wysokiego poziomu dla tych klasyfikatorów. Technika przedstawiona w publikacji umożliwia określenie warunków i ograniczeń implementacji sprzętowej systemu służącego klasyfikacji danych multimedialnych.

Słowa kluczowe

EN

feature extraction; multimedia data classification; Network on Chip (NoC); ImpulseC

PL

ekstrakcja cech; klasyfikacja danych multimedialnych; sieci wewnątrzukładowe; ImpulseC

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2014
• Tom: R. 60, nr 6
• Strony: 382--384
• Opis fizyczny: Bibliogr. 9 poz., tab.

Twórcy

autor

Dziurzański P.

• Zachodniopomorski Uniwersytet Technologiczny w Szczecinie, Wydział Informatyki, ul. Żołnierska 49, 71-210 Szczecin

autor

Mąka T.

• Zachodniopomorski Uniwersytet Technologiczny w Szczecinie, Wydział Informatyki, ul. Żołnierska 49, 71-210 Szczecin

autor

Forczmański P.

• Zachodniopomorski Uniwersytet Technologiczny w Szczecinie, Wydział Informatyki, ul. Żołnierska 49, 71-210 Szczecin

Bibliografia

• [1] Bjerregaard T., Mahadevan S.: A survey of research and practices of Network-on-chip, ACM Computing Surveys (CSUR) archive, Vol. 38, Issue 1, 2006.
• [2] Dally W. J., Towles B.: Route packets, not wires: on-chip interconnection networks, Proceedings of the 38th conference on Design automation, Las Vegas, Nevada, United States, June 2001, pp. 684-689.
• [3] Jain L., Al-Hashimi B. M., Gaur M. S., Laxmi V., Narayanan A.: NIRGAM: A Simulator for NoC Interconnect Routing and Applications Modeling, Workshop on Diagnostic Services in Network-on-Chips, Design, Automation and Test in Europe Conference (DATE’ 07), April, France, 2007, pp. 16-20.
• [4] Jalabert A., Murali S., Benini L., De Micheli G.: xpipesCompiler: a tool for instantiating application specific networks on chip, Proceedings of Design, Automation and Test in Europe Conference and Exhibition (DAC’04), Vol. 2, pp. 884 - 889, 2004.
• [5] Maka T., Dziurzanski P.: Parallel audio features extraction for sound indexing and retrieval systems, 55th International Symposium ELMAR, 2013, pp.185-189, 2013.
• [6] Smit G., et al.: Efficient Architectures for Streaming DSP Applications, Dynamically Reconfigurable Architectures, Internationales Begegnungsund Forschungszentrum fuer Informatik (IBFI), Schloss Dagstuhl, Germany, 2006.
• [7] Theodoridis S. and Koutroumbas K.: Pattern Recognition, Academic Press, 2009.
• [8] Arteris(TM), The Network-on-Chip Company, A comparison of Network-on-Chip and Busses, 2005.
• [9] Impulse Accelerated Technologies, Accelerating HPC and HPEC Applications Using Impulse C, Reconfigurable Systems Summer Institute (RSSI), Urbana, IL, July 17-20, 2007.