Scalony licznik czasu o precyzji pikosekundowej wykonany w technologii CMOS ASIC

• Autorzy: Klepacki K.

Warianty tytułu

EN

An integrated CMOS time counter with picoseconds precision

• Języki publikacji: PL

Abstrakty

PL

W artykule przedstawiono projekt i wyniki badań scalonego licznika czasu wykonanego w technologii CMOS 0,35 μm. W liczniku czasu zastosowano interpolacyjną metodę Nutt’a i dwustopniowe interpolatory stabilizowane pętlą synchronizacji opóźnieniowej DLL (Delay-Locked Loop). W pierwszym stopniu interpolacji użyty został dziesięciofazowy sygnał zegarowy o częstotliwości 400 MHz zapewniający rozdzielczość 250 ps. Drugi stopień interpolacji stanowi matryca kodująca o rozdzielczości 10,6 ps. Niepewność pomiarowa licznika jest mniejsza niż 14,5 ps.

EN

This paper presents design and tests results of integrated time counter implemented in 0.35 μm CMOS technology. Time counter is based on a Nutt method and two-level interpolation realized with the use of stabilized delay lines (DLL). Using 400 MHz external reference clock, the first stage achieved a resolution of 250 ps. The second stage of interpolation utilizes a differential line with a resolution of 10.6 ps and measurement precision below 14.5 ps.

Słowa kluczowe

PL

licznik czasu scalony; metoda Nutta; interpolacja; technologia CMOS

EN

integrated circuit; Nutt method; interpolation; CMOS technology

• Wydawca: Wydział Elektroniki, Telekomunikacji i Informatyki Politechniki Gdańskiej
• Czasopismo: Zeszyty Naukowe Wydziału ETI Politechniki Gdańskiej. Technologie Informacyjne
• Rocznik: 2012
• Tom: T. 20
• Strony: 121--127
• Opis fizyczny: Bibliogr. 9 poz., rys., wykr.

Twórcy

autor

Klepacki K.

• Wojskowa Akademia Techniczna, Wydział Elektroniki

Bibliografia

• [1] Nutt, R.: Digital time intervalometer. Rev. Sci. Instr., vol. 39, no. 9, 1968, s. 1342–1345.
• [2] Jansson, J.P. , Mantyniemi, A., Kostamovaara, J.: A CMOS Time-to-Digital Converter With Better Than 10 ps Single-Shot Precision. IEEE Journal of Solid State Circuits, vol. 41, no. 6, 2006, s. 1286–1296.
• [3] Mantyniemi, A., Rahkonen, T., Kostamovaara, J.: A CMOS Time-to-Digital Converter (TDC) Based On a Cyclic Time Domain Successive Approximation Interpolation Method. IEEE Journal of Solid-State Circuit, vol. 44, no. 11, 2009, s. 3067–3078.
• [4] Tisa, S., Lotito, A., Zappa, A.G., Zappa, F.: Monolithic Time-to-Digital Converter with 20 ps resolution. In Proc. Eur. Solid-State Circuits Conf., 2003, s. 465–468.
• [5] Szplet, R., Klepacki, K.: An FPGA-integrated time-to-digital converter based on two-stage pulse shrinking. IEEE Transactions on Instrumentation and Measurement, vol. 59, no. 6, 2010, s. 1663–1670.
• [6] Yu, J., Foster Dai, F.: On-chip Jitter Measurement Using Vernier Ring Time-to-digital Converter. Test Symposium (ATS), 2010 19th IEEE Asian, s. 167–170.
• [7] Vercesi, L., Liscidini, A., Castello, R.: Two-dimensions vernier time-to-digital converter. IEEE J. Solid-State Circuits, vol. 45, no. 8, 2010, s. 1504–1512.
• [8] Rivoir, J.: Statistical linearity calibration of time-to-digital converters using a free-running ring oscillator. In Proc. 15th Asian Test Symp., 2006, s. 45–50.
• [9] Effendrik, P., Wenlong, J., van de Gevel, M., Verwaal, F., Staszewski, R.B.: Time-to-digital converter (TDC) for WiMAX ADPLL in 40-nm CMOS. Circuit Theory and Design (ECCTD), 20th European Conference on, 2011, s. 365–368.