Architektura sprzętowego modułu predykcji wewnątrzramkowej Intra dla standardu H.265/HEVC

• Autorzy: Abramowski A. , Pastuszak G.

Warianty tytułu

EN

An Intra prediction hardware module architecture for the H.265/HEVC standard

• Języki publikacji: PL

Abstrakty

PL

Artykuł opisuje architekturę sprzętowego modułu predykcji wewnątrzramkowej (Intra) dla standardu H.265/HEVC. Umożliwia ona przygotowanie predykcji dla dowolnego trybu i rozmiaru jednostki predykcji. Aby zminimalizować zużycie zasobów każde z wymaganych mnożeń jest wykonywane za pomocą multiplekserów i sumatorów. Architektura może pracować z częstotliwością 100 MHz przy syntezie dla układów FPGA Stratix III oraz z częstotliwością 200 MHz przy syntezie dla technologii TMSC 0,13 μm.

EN

This work presents an Intra prediction architecture, fully compliant with the H.265/HEVC standard. The design supports full range of features included in the standard i. e. all Prediction Unit sizes and all modes. To minimize the resources consumption any required multiplication is carried out using multiplexers and adders. The architecture can operate at 100 MHz and 200 MHz for FPGA Stratix III devices and the TSMC 0.13 μm technology, respectively.

Słowa kluczowe

PL

H.265/HEVC; predykcja wewnątrzramkowa; predykcja Intra; kodowanie wideo; VLSI; FPGA

EN

H.265/HEVC; intra prediction; video coding; VLSI; FPGA

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2014
• Tom: Vol. 55, nr 3
• Strony: 49--53
• Opis fizyczny: Bibliogr. 8 poz., rys., tab.

Twórcy

autor

Abramowski A.

• Politechnika Warszawska, Instytut Radioelektroniki, Zakład Telewizji

autor

Pastuszak G.

• Politechnika Warszawska, Instytut Radioelektroniki, Zakład Telewizji

Bibliografia

• [1] ITU Telecommunication Standardization Sector, ITU-T Recommendation H.265: High Efficiency Video Coding, Czerwiec, 2013.
• [2] Abramowski A., Pastuszak G., A novel intra prediction architecture for the hardware HEVC encoder, Euromicro Conference on Digital System Design, 2013, pp. 429–436.
• [3] Li F., Shi G., Wu F., An efficient VLSI architecture for 4×4 intra prediction in the High Efficiency Video Coding (HEVC) standard, 18th IEEE International Conference on Image Processing (ICIP), 2011, pp. 373–376.
• [4] Kammoun M. i in., An efficient architecture VLSI for 4×4 intra prediction in HEVC standard, 10th International Multi-Conference on Systems, Signals Devices (SSD), 2013, pp. 1–5.
• [5] Palomino D. i in., 19th IEEE International Conference on Image Processing (ICIP), 2012, pp. 201–204.
• [6] Liu Z. i in., 41.7BN-pixels/s reconfigurable intra prediction architecture for HEVC 2560×1600 encoder, IEEE International Conference on Acoustics, Speech and Signal Processing (ICASSP), 2013, pp. 2634–2638.
• [7] Kalali E., Adibelli Y., Hamzaoglu I., A high performance and low energy intra prediction hardware for High Efficiency Video Coding, 22nd International Conference on Field Programmable Logic and Applications (FPL), 2012, pp. 719–722.
• [8] HM Reference Software 9.2, 2012, https://hevc.hhi.fraunhofer.de/svn/svn_HEVCSoftware/branches/HM-9.2-dev/.