PL EN


Preferencje help
Widoczny [Schowaj] Abstrakt
Liczba wyników
Tytuł artykułu

Dedykowana architektura do kompresji obrazu wizyjnego w czasie rzeczywistym

Autorzy
Wybrane pełne teksty z tego czasopisma
Identyfikatory
Warianty tytułu
EN
Image compression used hardware architectures for real-time visual systems
Języki publikacji
PL
Abstrakty
PL
W artykule przedstawiono zagadnienia dotyczące kompresji obrazów wizyjnych w czasie rzeczywistym. W szczególności podjęto próbę określenia wymagań jakie stawiają algorytmy kompresji obrazu, głównie pod względem wymaganych mocy obliczeniowych. Przedstawiono także obecnie stosowane rozwiązania. Rozważania dotyczą algorytmów kompresji opartych na transformacjach w dziedzinę częstotliwości, szeroko stosowanych w standardach H.261, MPEG oraz nie będącej standardem CCITT metodzie kompresji falkowej. Artykuł ukazuje możliwości związane ze stosowaniem procesorów ogólnego przeznaczenia RISC oraz DSP, wskazując na konieczność stosowania architektur dedykowanych do tych zastosowań. Podane są również przykłady realizacji takich architektur dla zadań związanych z estymacją ruchu i przekształceń typu częstotliwościowego. Zaprezentowane sprzętowe architektury kompresji obrazu będą, w przygotowywanym przez autorów projekcie, implementowane w programowalnych strukturach FPGA o bardzo dużych pojemnościach.
EN
The following article is concerned with real time video compression problems. Particularly it emphasis apresent compression algorithms computing complexity. It presents a contribution oj different stages of jcompression in overall algorithm execution time. Desired complexity is compared to available processors power. It shows techniques that are used to fulfil that complexity. Practical solutions widely implementedin MPEG or H.261 andwavelet compression codecs are presented. The article compares performance of RJSC and DSP processors in video compression andunveils a necessity of specialised architectures for this purpose. Hardware solutions for efficient motion estimation and frequency transforms areproposed. The hardware is to be implemented in the high capacity FPGA structures. The article is apart ofthe research supported by The Polish Science Committee.
Wydawca
Rocznik
Strony
150--156
Opis fizyczny
Bibliogr. 18 poz., rys., wykr.
Twórcy
autor
  • Katedra Elektroniki, Akademia Górniczo-Hutnicza w Krakowie
autor
  • Katedra Elektroniki, Akademia Górniczo-Hutnicza w Krakowie
Bibliografia
Typ dokumentu
Bibliografia
Identyfikator YADDA
bwmeta1.element.baztech-148c4974-10a1-457d-a08c-5b8e69ad7007
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.