Sprzętowa implementacja nieregularnego dekodera QC-LDPC w strukturze FPGA

• Autorzy: Kuc Mateusz , Sułek Wojciech , Kania Dariusz

Identyfikatory

DOI

10.15199/48.2020.09.03

Warianty tytułu

EN

Hardware implementation of the QC-LDPC decoder in the FPGA structure

• Języki publikacji: PL

Abstrakty

PL

W pracy przedstawiono sprzętowa˛ implementacje˛ dekodera kodów QC-LDPC w strukturze FPGA. Zaprezentowany dekoder może być skonfigurowany do obsługi algorytmu Min-Sum lub Normalized Min-Sum. Normalizacje˛ w algorytmie Normalized Min-Sum wykonano za pomoca˛ układów kombinacyjnych. Przedstawiono również porównanie dekoderów o różnych rozmiarach magistral propagacji wiadomości (ang. beliefs). Badania eksperymentalne prowadzono z wykorzystaniem układu FPGA rodziny Cyclone V firmy Intel oraz kodów LDPC ze standardów 802.11ad i 802.16e.

EN

The paper presents hardware implementation of QC-LDPC decoder (Quasi-Cyclic Low-density Parity-Check) in FPGA structure. In the presented decoder, Min-Sum and Normalized Min-Sum algorithms can be utilized. Normalization in the Normalized Min-Sum algorithm is performed using LookUp Tables (LUTs). a comparison of decoder operating with different data bus sizes is also shown. All presented results were obtained in the Intel Cyclone V system for 802.11ad (WiGig) and 802.16e (WiMax) standards.

Słowa kluczowe

PL

QC-LDPC; FPGA; Min-Sum; Normalized Min-Sum; 802.11ad; 802.16e; WiGig; WiMAX

EN

QC-LDPC; FPGA; Min-Sum; Normalized Min-Sum; 802.11ad; 802.16e; WiGig; WiMAX

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Przegląd Elektrotechniczny
• Rocznik: 2020
• Tom: R. 96, nr 9
• Strony: 16--20
• Opis fizyczny: Bibliogr. 18 poz., rys., tab.

Twórcy

autor

Kuc Mateusz

• Instytut Elektroniki, ul. Akademicka 16, 44-100 Gliwice

autor

Sułek Wojciech

• Instytut Elektroniki, ul. Akademicka 16, 44-100 Gliwice

autor

Kania Dariusz

• Instytut Elektroniki, ul. Akademicka 16, 44-100 Gliwice

Bibliografia

• [1] C. H. Chan and F. C. M. Lau: Parallel decoding of LDPC convolutional codes using OpenMP and GPU, 2012 IEEE Symposium on Computers and Communications (ISCC), Cappadocia, (2012), 225–227.
• [2] Gallager R. G.: Low-Density Parity-Check Codes, MIT Press, (1963).
• [3] D. J. C. MacKay: Good error-correcting codes based on very sparse matrices, IEEE Transactions on Information Theory, (March 1999), vol. 45, no. 2, 399–431.
• [4] E. Nurellari: LDPC Coded OFDM And It’s Application To DVBT2, DVB-S2 And IEEE 802.16e, Institute of Graduate Studies and Research in partial fulfillment of the requirements for the degree of Master of Science in Electrical and Electronic Engineering , North Cyprus, (2012), 30.
• [5] A. Darabiha, A. Chan Carusone, F. R. Kschischang: Power Reduction Techniques for LDPC Decoders, IEEE Journal of Solid-State Circuits, (August 2008), vol. 43, no. 8, 1835–1845.
• [6] S. Galli: On the Fair Comparison of FEC Schemes, 2010 IEEE International Conference on Communications, Cape Town, (2010), 1–6.
• [7] E. Pisek, D. Rajan, J. R. Cleveland: Trellis-Based QC-LDPC Convolutional Codes Enabling Low Power Decoders, IEEE Transactions on Communications, (June 2015), vol. 63, no. 6, 1939–1951.
• [8] Z. Chen, X. Zhao, X. Peng, D. Zhou, S. Goto: a highparallelism reconfigurable permutation network for IEEE 802.11n??802.16e LDPC decoder, 2009 International Symposium on Intelligent Signal Processing and Communication Systems (ISPACS), Kanazawa, (2009), 85–88.
• [9] S. Mhaske, H. Kee, T. Ly, A. Aziz, P. Spasojevic: High- Throughput FPGA-Based QC-LDPC Decoder Architecture, 2015 IEEE 82nd Vehicular Technology Conference (VTC2015- Fall), Boston, (2015), 1–5.
• [10] M. Mukherjee, P. Kumar, R. Matam: a PHY-layer framework of multirate transmission for ultra-dense networks in 5G, 2015 International Conference on Communications, Signal Processing, and their Applications (ICCSPA’15), Sharjah, (2015), 1– 6.
• [11] J. Liu, H. Wang, C. Shen, J. Lee: Low-Complexity LDPC Decoder for 5G URLLC, 2018 IEEE Asia Pacific Conference on Postgraduate Research in Microelectronics and Electronics (PrimeAsia), Chengdu, China, (2018), 43–46.
• [12] R. Tanner: a recursive approach to low complexity codes, IEEE Transactions on Information Theory, (September 1981), vol. 27, no. 5, 533–547.
• [13] Jianguang Zhao, F. Zarkeshvari, A. H. Banihashemi: Variable Correction for Min-Sum LDPC Decoding Applied in ATSC3.0, 2018 IEEE International Symposium on Broadband Multimedia Systems and Broadcasting (BMSB), Valencia, (2018), 1–5.
• [14] Kuc M., Sułek W., Kania D.: Sprz˛etowa implementacja dekodera LDPC w strukturze FPGA, Przegla˛d Elektrotechniczny, (2019), vol. 95, no. 3, 58–62
• [15] W. Sułek: Protograph Based Low-Density Parity-Check Codes Design With Mixed Integer Linear Programming, IEEE Access, (2019), vol. 7, 1424–1438
• [16] J. Liu, H. Wang, C. Shen, J. Lee: Low-Complexity LDPC Decoder for 5G URLLC, 2018 IEEE Asia Pacific Conference on Postgraduate Research in Microelectronics and Electronics (PrimeAsia), Chengdu, (2018), 43–46.
• [17] T. Heidari, A. Jannesari: Design of high-throughput QC-LDPC decoder for WiMAX standard, 2013 21st Iranian Conference on Electrical Engineering (ICEE), Mashhad, (2013), 1–4.
• [18] C. Chen, Y. Xu, H. Ju, D. He, W. Zhang, Y. Zhang: On implementation of min-sum algorithm and its modifications for decoding low-density Parity-check (LDPC) codes, IEEE Transactions on Communications, (April 2005), vol. 53, no. 4, 549– 554.

Uwagi

Opracowanie rekordu ze środków MNiSW, umowa Nr 461252 w ramach programu "Społeczna odpowiedzialność nauki" - moduł: Popularyzacja nauki i promocja sportu (2020).