Cyclone II implementation of a high-performance universal multiplier-accumulator

• Autorzy: Cieplucha M

Warianty tytułu

PL

Implementacja uniwersalnego układu mnożenia-akumulacji na Cyclone II

• Języki publikacji: EN

Abstrakty

EN

This paper presents an FPGA-based design and implementation of a universal multiplier-accumulator unit. The proposed structure is based on an idea of parallel multiplication of properly aligned data stored in FPGA on-chip memory used as a cyclic buffer. The example application was implemented in Altera Cyclone II device and worked as a hardware accelerator of digital FIR filter. The results show that the higher performance for high-order FIR filter operation may be achieved in Altera Cyclone II family FPGAs in comparison to modern digital signal processors.

PL

W artykule opisano implementację uniwersalnego układu mnożenia-akumulacji na układzie FPGA Cyclone II firmy Altera. Zaproponowana struktura jest oparta na idei równoległego mnożenia kilku próbek jednocześnie z wykorzystaniem wbudowanej w układ FPGA pamięci, jako bufora cyklicznego, w sposób znany z architektur procesorów sygnałowych. Przykładową aplikację stanowi sprzętowy akcelerator filtracji cyfrowej. Przedstawione rezultaty pokazują, że na układzie Cyclone II możliwe jest osiągnięcie wyższej wydajności filtracji, niż w przypadku najnowszych procesorów sygnałowych.

Słowa kluczowe

EN

FPGA; MAC; embedded multiplier; FIR filter; digital filter

PL

układy programowalne; mnożenie-akumulacja; filtracja cyfrowa

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2013
• Tom: Vol. 54, nr 12
• Strony: 13--16
• Opis fizyczny: Bibliogr. 10 poz., wykr.

Twórcy

autor

Cieplucha M

• Politechnika Warszawska, Instytut Mikroelektroniki i Optoelektroniki

Bibliografia

• [1] SHARC ADSP-2148x Processor Data Sheet, rev. A, Analog Devices, 2012.
• [2] TigerSHARC ADSP-TS201S Embedded Processor Datasheet, Analog Devices, 2006.
• [3] TMS320C6670 Multicore Fixed and Floating-Point System-on-chip Data Manual, Texas Instruments, 2012.
• [4] Deepak G., Meher P.K., Sluzek A., Performance Characteristics of Parallel and Pipelined Implementation of FIR Filters in FPGA Platform, International Symposium on Signals, Circuits and Systems, ISSCS, 2007.
• [5] Rawski M. i in., Efficient Implementation of digital filters with use of advanced synthesis methods targeted FPGA architectures, 8th Euromicro Conference on Digital System Design, 2005.
• [6] Heejong Y., Anderson D., Hardware-efficient distributed arithmetic architecture for high-order digital filters, IEEE International Conference on Acoustics, Speech, and Signal Processing, IC ASSP, 2005.
• [7] Llamocca D., Pattichis M., Vera A., A Dynamically Reconfigurable Platform for Fixed-Point FIR Filters, International Conference on Reconfigurable Computing and FPGAs, ReConFig, 2009.
• [8] Kumar M., Comparing TI’s TMS320C6671 DSP with ADI’s ADSPT S201S TigerSHARC Processor, Texas Instruments, 2012. Available: http://www.ti.com/litv/pdf/sprabn8a.
• [9] Ruan A.W. i in., An ALU-based universal architecture for FIR filters, International Conference on Communications, Circuits and Systems, ICCC AS, 2009.
• [10] Cyclone II Device Handbook, Altera, 2007.