Synthesis of Finite State Machines with use of pseudoequivalent states

• Autorzy: Barkalov A.

Warianty tytułu

PL

Synteza skończonych automatów stanów z wykorzystaniem pseudorównoważnych stanów

• Języki publikacji: EN

Abstrakty

EN

A new two-stage method of FSMs synthesis for PAL-based CPLD is proposed. It is based on both wide fan-in of PAL cells and existence of the classes of pseudoequivalent states of Moore FSM. The first step aims at decreasing the number of PAL cells used for implementing the input memory functions. The purpose of the second step is decrease in the number of PAL cells in the block of microoperations. An example of application of the proposed method as well as the results of experiments carried out for standard benchmarks are given.

PL

W artykule przedstawiono metody syntezy mikroprogramowalnego układu sterującego z użyciem wbudowanych bloków pamięci. Postęp w technologii półprzewodnikowej powoduje pojawienie się coraz to bardziej złożonych układów cyfrowych VLSI, takich jak złożone programowalne układy cyfrowe CPLD, gdzie funkcje logiczne są implementowane przy użyciu programowalnych bloków logicznych PAL. Obecnie jedną z istotnych kwestii w przypadku implementowania automatów FSM przy zastosowaniu układów CPLD jest zmniejszenie liczby zużycia makrokomórek PAL. Proponowane metody są ukierunkowane na zmniejszenie rozmiaru układu sterującego poprzez zastosowanie transformacji kodów klas pseudorównoważnych w pamięci. Podejście takie pozwala uzyskać uproszczoną formę funkcji przejścia części adresowej układu, dzięki któremu możliwa jest redukcja zasobów sprzętowych potrzebnych do implementacji jednostki sterującej w układach programowalnych typu CPLD bez zmniejszenia wydajności systemu cyfrowego. W artykule zamieszono wprowadzenie teoretyczne, przykład oraz wyniki badań uzyskanych podczas syntezy testowych sieci działań.

Słowa kluczowe

EN

Moore FSM; logic synthesis; state assignment; CPLD

PL

automat Moore'a; synteza logiczna; CPLD

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2013
• Tom: R. 59, nr 11
• Strony: 1198--1202
• Opis fizyczny: Bibliogr. 13 poz.,

Twórcy

autor

Barkalov A.

• Uniwersytet Zielonogórski, Instytut Informatyki i Elektroniki, ul. Licealna 9, 65-417 Zielona Góra

Bibliografia

• [1] Anderson J., Brown S.: Technology mapping for large complex PLDs, In Proceedings of Design Automation Conference, 1998, pp. 698-703.
• [2] Baranov S.: Logic Synthesis for Control Automata, Boston, Kluwer Academic Publishers, 1994, pp. 405.
• [3] Barkalov A., Titarenko L.: Logic Synthesis for FSM-Based Control Units, Berlin, Springer, 2009, pp. 234.
• [4] Kania D.: The logic synthesis for the PAL-based complex programmable logic devices, Gliwice, Silesian University of Technology 2004, pp. 212. (in Polish).
• [5] Kania D., Czerwinski R.: Area and speed oriented synthesis of FSMs for PAL-based CPLDs, Microprocessors and Microsystems, 2012, pp. 45-61, V. 36, N:1.
• [6] Czerwinski R., Kania D.: Synthesis of finite state machines for CPLDs, International Journal of Applied Mathematics and Computer Science, 2009, pp. 647-659,V. 19, N:4.
• [7] Kania D., Milek A.: Logic Synthesis Based on Decomposition for CPLDs, Microprocessors and Microsystems, 2010, pp. 25-38, V. 34, N:1.
• [8] Barkalov A., Titarenko L., Chmielewski S.: Reduction in the number of PAL macrocells in the circuit of a Moore FSM, International Journal of Applied Mathematics and Computer Science, 2007, pp. 565-575, V. 17, N:4.
• [9] www.altera.com.
• [10] www.xilinx.com.
• [11] Barkalov A.: Principles of logic optimization for Moore microprogrammed automaton, Cybernetics and Systems Analysis, 1998, pp. 54-63, V. 34, N:1.
• [12] Cypress Programmable Logic: Delta 39K. Data Sheet, http://cypress.com/pld/delta39k.html.
• [13] Yang S.: Logic Synthesis and Optimization Benchmarks User Guide, Microelectronics Center of North Carolina, Research Triangle Park, North Carolina, Microelectronics Center of North Carolina, 1991.