Preferencje help
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 10

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  układy logiki programowalnej
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available remote Sprzętowa realizacja programu sterowania w strukturach FPGA
PL
W artykule przedstawiono oryginalną metodę realizacji programów sterowania opisanych w języku schematów drabinkowych LD (ang. Ladder Diagram) w strukturach programowalnych. Istota przedstawionego w artykule rozwiązania tkwi w oryginalnym algorytmie wyszukiwania sekwencyjności i równoległości zdarzeń, które opisane są za pomocą tzw. grafu kolejności segmentów. Graf ten stanowi pomost pomiędzy opisem programu sterowania w postaci LD a opisem struktury w postaci języka opisu sprzętu.
EN
The paper presents an original method of implementing control programs, represented in Ladder Diagram (LD) format, in Programmable Logic Devices. The essence of the solution proposed in the paper consists in an original algorithm of extracting events that have to be processed sequentially, or can be processed concurrently. For this purpose a Network Ordered Graph is used. The graph is a link between a control algorithm described in Ladder Diagram, and the same algorithm described in Hardware Description Language (HDL).
PL
W artykule przedstawiono oryginalną metodę sprzętowej realizacji programów sterowania opisanych w języku schematów drabinkowych LD (ang. Ladder Diagram). Zaprezentowaną ideę można wykorzystać do realizacji układów sterowania w strukturach programowalnych FPGA (ang. Field Programmable Gate Array). Szczególny nacisk położono na efektywne wykorzystanie naturalnej współbieżności cechującej język LD. Opracowana metoda wykorzystuje dwa rodzaje grafów: graf następstw oraz graf pierwszeństwa, które są wynikiem analizy programów sterowania opisanych w języku LD. Efektem analizy programu jest struktura układu, który może być bezpośrednio implementowany w strukturach FPGA.
EN
The paper presents an original method of hardware processing of control programs defined in the Ladder Diagram (LD) format. The objective of the method is to process a control program in parallel to a maximum extent, using hardware resources in an FPGA structure. Thanks to this a radical speed-up of program processing is obtained [3]. An important problem is ensuring identicalness of the results generated by the proposed hardware implementation and those generated by a classical PLC processing a control program in a serially-cyclic manner. The methods presented in literature so far either do not ensure such identicalness [4] or are not efficient in terms of resources usage [5, 6]. The proposed approach is presented using a simple example program described in the LD format (Fig. 2). The method exploits the Dependency Graph (DG) concept defined in [7] (Fig. 4). Because of a not natural way of assigning directions to Dependency Graph edges, a new concept of graph was proposed - the Succession Graph (Fig. 5). The Succession Graph does not, however, contain full information about the sequence of networks in the program. So another kind of graph was defined - the Priority Graph (Fig. 7). Basing on the two proposed graphs, one can determine which networks of the program can be processed concurrently and which must be processed sequentially. The result of analysis of the program is a circuit structure which can be directly implemented in an FPGA (Fig. 9). The method presented is a starting point for the future research, concerning efficient implementation of control programs in programmable structures.
PL
Przedstawiono prototypową konstrukcję sterownika programowalnego współpracującego z panelem operatorskim MT-505 TV.
EN
The paper presents prototype design of programmable controller matched to MT-505 TV operator panel.
PL
W artykule zaprezentowano możliwości wykorzystania specyficznych własności matryc programowalnych FPGA(ang. Fied Programmable Gate Array) do budowy bitowo-słowowej jednostki centralnej sterownika programowalnego PLC (ang Programmable Logic Controller). Szczegółowo przedstawiono elementy jednostki, które są wykorzystywane tak przez procesor bitowy, jak i procesor słowowy. Najtrudniejsza, a równocześnie dająca największe możliwości przyspieszenia pracy jednostki, jest konstrukcja efektywnych liczników oraz czasomierzy, które mogą być zrealizowane tak, aby dokładność zliczania oraz odmierzania czasu była o wiele wyższa niż standardowo. Ponadto układy FPGA dają możliwość realizacji tych elementów, tak aby dostęp do ich zasobów był jak najbardziej swobodny od strony każdego z procesorów. W artykule rozważane są również problemy związane z wymianą informacji pomiędzy procesorami, dostępem do sygnałów wejścia/wyjścia oraz efektywną realizacją operacji mnożenia oraz dzielenia.
EN
The paper presents usability of Field Programmable Gate Arrays' specific properties for building a bit-word central processing unit for a Programmable Logic Controller (PLC). The elements of the unit used by both. bit and word processors are discussed in detail. The most dificult approach yet giving most posibilities for the unit's operation speedup is design of effective counters and timers that can be implemented in the way giving much above standard accuracy of counting and time measurement. In addition the FPGA devices give the possibilty for designing these elements in the way aimed at maximally flexible acces to their resources by both processors. The paper discusses also problems related to the information exchange between processors, input/output signals access as well as effective algorithms for multiplying and dividing.
PL
W artykule zaprezentowano wyniki badań dotyczących wykorzystania struktur globalnie asynchronicznych - lokalnie synchronicznych (GALS) do redukcji emisji zaburzeń elektromagnetycznych emitowanych przez układy rekonfigurowalne FPGA. Wykorzystanie struktur GALS oraz wielofazowego sygnału zegarowego umożliwia znaczącą redukcję mocy zaburzeń emitowanych przez układy rekonfigurowalne. Analiza teoretyczna wskazuje, że dzięki zastosowaniu zegara N-fazowego do sterowania struktury, moc zaburzeń może być zredukowana N-krotnie. Praktyczne pomiary potwierdziły poprawność rozważań teoretycznych, dotyczących skuteczności zaproponowanej metody.
EN
The paper presents results of research work concerning application of Globally Asynchronous Locally Synchronous (GALS) structures for reducing electromagnetic (EM) disturbances generated by Field Programmable Gate Arrays (FPGA-s). Applying the GALS-based approach, and a multiphase clock signal results in significant reduction of power of disturbances generated by a programmable structure. It was theoretically proved, that in a circuit controlled by an N-phase clock power of emitted disturbances can be reduced up to N times. Results of experiments, which are also presented, conform well with results of theoretical analysis.
PL
Artykuł dyskutuje pewne zagadnienia opisu automatów sekwencyjnych w języku opisu sprzętu VHDL, a w szczególnie problem połączenia syntezy logicznej wykonywanej w narzędziu niezależnym z syntezą fizyczną wykonywaną w oprogramowaniu komercyjnym, dostarczanym przez producenta układów programowalnych. Ze względu na czytelność i przenaszalność najbardziej atrakcyjnym sposobem wprowadzenia projektu po syntezie logicznej do narzędzia komercyjnego powinien być opis w języku opisu sprzętu, dokonany na możliwie najwyższym poziomie abstrakcji. Ponieważ narzędzia komercyjne mogą głęboko ingerować w logiczną strukturę projektu, opis behawioralny, połączony z kodowaniem stanów zdefiniowanym przez projektanta, nie zapewnia optymalnej jakości syntezy. Autorzy proponują styl opisu, który jest przenaszalny i czytelny, a jednocześnie umożliwia efektywne przeprowadzenie syntezy fizycznej w systemach komercyjnych. Wyniki eksperymentów dowodzą, że zaproponowana metoda opisu, wraz z odpowiednią metodą kodowania stanów wewnętrznych, prowadzą do redukcji powierzchni układów CPLD, w których realizowany jest automat sekwencyjny.
EN
The paper discusses certain issues concerning FSM description in an HDL, and in particular the problem of combining logic synthesis performed in vendor-independent tools with physical synthesis performed in commercial tools, supplied by PLD vendors. Because of its clarity and portability, a textual description in an HDL seems to be the most attractive way of porting the project to a commercial tool, after the logic synthesis stage. The description should use the highest possible level of abstraction. Because commercial software can in many cases "destroy" logical structure generated by independent tools, behavioural description combined with user-defined state coding doesn't provide optimal quality of synthesis. The authors propose a style of FSM modelling, that is still portable and readable, and enables effective physical synthesis in commercial tools. The method was verified for CPLD circuits. Experimental results prove that the proposed style of description, combined with an appropriate state coding, leads to more effective synthesis with regards to logic resources used.
PL
Artykuł przedstawia wyniki badań w zakresie implementacji filtrów cyfrowych o skończonej odpowiedzi impulsowej (FIR) w układzie FPGA. Wykonane zostało porównanie parametrów czasowych oraz zużycia zasobów sprzętowych wybranych architektur filtrów cyfrowych.
EN
This paper describes implementation of a digital Finite Impulse Response.(FIR) filters in the Field Programmable Gate Array (FPGA) device. Parameters of different architectures of digital FIR filters were compared.
PL
W ostatnich latach nastąpił rozwój technologiczny logicznych układów programowalnych. Artykół przedstawia etapy ewolucji tych układów. Zaprezentowano właściwości układów CPLD, FPGA i pSoC oraz różnice związane z ich sprzętowymi i programowymi zasobami.
EN
During the last few years, advancements in programmable logic technology have been place. This paper presents the evolution of programmable devices. The differences and features of CPLD, FPGA and pSoC, regarding both hardware and software resources are presented.
9
Content available remote Synteza logiczna dla układów CPLD typu PAL wykorzystująca dekompozycję
PL
Struktura typu PAL stanowi jądro wielu układów CPLD. Jednym z podstawowych problemów syntezy jest problem podziału układu na odpowiednie części, realizowane w pojedynczych blokach logicznych typu PAL zawierających określoną liczbę termów. W artykule przedstawiono metodę syntezy wykorzystującą dekompozycję. Opracowane algorytmy, zaimplementowane w systemie Decomp, zostaly wykorzystane do podziału funkcji testowych w celu realizacji na blokach logicznych typu PAL o zadanej liczbie termów. Uzyskane wyniki porównano z wynikami opublikowanymi w [4].
EN
The PAL--based structure constitutes the kernel of many CPLD. The problem of appropriate decomposition of the whole devices into suitable parts that can be realized as single PAL--based logic blocks containing the limited number of terms, is one of basic problems of the synthesis. The method of logic synthesis using decomposition is presented in this paper. developed algorithms, implemented within the Decomp system, have been used for partitioning the benchmark circuits due to realization by means of the PAL--based logic blocks with the given number of terms. The obtained results have been compared to the ones published in [4].
10
Content available remote Coding capacity of programmable transcoder
EN
Programmable circuits have limited internal resources. The problem of implementation digital circuits in programmable devices is stricty connected with decomposition. Decomposition means breaking a large logic blocks into relatively smaller ones. This method of reducing the number of module inputs, outputs, product terms often uses different transcoders. This paper presents a coding capacity of PLE, PAL, PLA - based programmable transcoder. The resutl can be used to implement circuits in PLE, PAL, PLA - based CPLDs. The decomposition and word coding algorithms presented in this paper are implemented in Decomp system which has been developed at Silesian Technical University.
PL
Struktury programowalne mają ograniczone zasoby wewnętrzne. Problem realizacji układów cyfrowych w oparciu o struktury programowalne jest ściśle związany z dekompozycją, oznaczającą podział dużych bloków logicznych na mniejsze. Metody redukcji liczby wejść, wyjść, termów często wykorzystują zewnętrzne transkodery. W niniejszym artykule jest analizowany problem pojemności kodowej programowalnych transkoderów zbudowanych na bazowych strukturach PLE, PAL i PLA. Wyniki przedstawionych rozważań mogą być wykorzystywane do realizacji układów cyfrowych w strukturach CPLD bazujących na strukturach PLE, PAL, PLA. Algorytm dekompozycji i kodowania słów został zaimplementowany w systemie Decomp opracowanym w Politechnice Śląskiej.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.