PL EN


Preferencje help
Widoczny [Schowaj] Abstrakt
Liczba wyników
Tytuł artykułu

Implementation of magnitude calculation of complex numbers using improved alpha max plus beta min algorithm

Autorzy
Treść / Zawartość
Identyfikatory
Warianty tytułu
PL
Implementacja sprzętowa obliczania modułu liczby zespolonej z wykorzystaniem ulepszonego algorytmu alpha max plus beta min
Konferencja
XXVI cykl seminarów zorganizowanych przez PTETiS Oddział w Gdańsku ZASTOSOWANIE KOMPUTERÓW W NAUCE I TECHNICE 2016 (XXVI; 2016; Gdańsk)
Języki publikacji
EN
Abstrakty
EN
The paper presents the hardware implementation of the improved alpha max plus beta min algorithm for calculating the magnitude of complex numbers. This version of the algorithm requires the general division which is performed using a noniterative multiplicative division algorithm. We analyze in detail the division algorithm, its error and the impact of finite word-length signal representations on the assumed total computation error. An analysis is performed to determine the binary length of operands at each stage of the magnitude calculator in order not to exceed the assumed total error. An FPGA implementation is presented along with its hardware requirement and delay.
PL
W artykule przedstawiono układową implementację ulepszonego algorytmu wyznaczania modułu liczby zespolonej. Wersja ta wymaga realizacji dzielenia sprzętowego. Zaproponowano wykorzystanie własnej nieiteracyjnej metody dzielenia. Wykonano szczegółową analizę algorytmu dzielenia pod kątem wyznaczenia wpływu skończonej długości reprezentacji binarnych sygnału wejściowego i sygnałów wewnętrznych układu na całkowity błąd dzielenia. Oszacowano również błąd całkowity obliczania modułu liczby zespolonej wynikający z wykorzystania nieiteracyjnej metody dzielenia. Ostatecznie wyprowadzono zależności pozwalające na dobór długości binarnej reprezentacji współczynników algorytmu dzielenia, przy której nie zostanie przekroczony maksymalny błąd obliczania modułu wynikający z właściwości numerycznych. Finalnie przedstawiono realizację rozwiązania układowego dedykowanego dla FPGA wraz z wynikiem syntezy w środowisku Xilinx.
Twórcy
autor
  • Politechnika Gdańska, Wydział Elektrotechniki i Automatyki tel.: +48 58 347 13 32, robert.smyk@pg.gda.pl
autor
Bibliografia
  • 1. Smyk R., Czyżak M.: Improved magnitude estimation of complex numbers using alpha max plus beta min algorithm, this issue.
  • 2. Czyzak, M.; Smyk, R.: FPGA realization of an improved alpha max plus beta min algorithm. Poznan University of Technology Academic Journals. Electrical Engineering 2014, 80, pp. 151-160.
  • 3. Filip, A.: Linear approximations to 2 2 x y having equiripple error characteristics. IEEE Transactions on Audio and Electroacoustics 1973, 21, pp. 554–556.
  • 4. Czyzak, M.: Improved residue noniterative division for small numer ranges. International Scientific Conference on Computer Science and Engineering, Košice - Stará Lubovňa, Slovakia, September 20 - 22, pp. 178-185, 2010.
  • 5. Xilinx Inc.: UG631 ISE Design Suite 14: Release Notes, Installation, and Licensing, October 2013.
  • 6. Xilinx Inc. LogiCORE IP CORDIC v4.0. Product specification, 2011.
  • 7. Zhang Y. et. al, Current-induced magnetic switching for high-performance computing in Spintronics-based computing, Eds. Zhao W., Prenat G., Springer, 2015.
  • 8. De Dinechin F., Joldes M., Pasca B., Revy G., Multiplicative square root algorithms for FPGAs. 2010 International Conference on Field Programmable Logic and Applications (FPL), 31 Aug.-2 Sept.,2010, pp.574-577.
  • 9. Altera, NCO IP Core User Guide, issued 2014.12.15.
Uwagi
PL
Opracowanie ze środków MNiSW w ramach umowy 812/P-DUN/2016 na działalność upowszechniającą naukę.
Typ dokumentu
Bibliografia
Identyfikator YADDA
bwmeta1.element.baztech-fc7d8ff1-b5ef-4ef3-80f5-6ca53e987d76
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.