Narzędzia help

Preferencje help
Widoczny [Schowaj] Abstrakt
Liczba wyników
first previous next last
cannonical link button

http://yadda.icm.edu.pl:80/baztech/element/bwmeta1.element.baztech-article-BWAN-0008-0032

Czasopismo

Elektronika : konstrukcje, technologie, zastosowania

Tytuł artykułu

Modyfikacja grafu wyjść poprawiająca efektywność wykorzystania iloczynów w strukturze programowalnej

Autorzy Kubica, M.  Sułek, W.  Kania, D. 
Treść / Zawartość
Warianty tytułu
EN The modification of a grap's nodes improving the efficiency of terms usage in a programmable structure
Języki publikacji PL
Abstrakty
PL W artykule zaprezentowano efektywną metodę odwzorowania technologicznego zespołu funkcji w strukturach CPLD. Proces odwzorowania jest oparty na oryginalnym opisie wykorzystującym graf wyjść. Zaproponowano metodę modyfikacji opisu zespołu funkcji sprowadzającą się do odpowiedniego przekształcania grafu wyjść. W artykule zawarto również wyniki eksperymentów potwierdzające skuteczność opracowanej metody.
EN In this article, the effective technology mapping method of the multi-output Boolean functions for CPLD structures is presented. The technology mapping process is based on original description using graph of outputs. Besides, the method of modification of the multi-output Boolean function was proposed. This method aims at the proper transformation of a graph of outputs. In the article, the results of the experiments, which prove efficiency of the analyzed method, were also shown.
Słowa kluczowe
PL synteza logiczna   odwzorowanie technologiczne   graf wyjść   CPLD  
EN CPLD   logic synthesis   technology mapping   graph of output  
Wydawca Wydawnictwo SIGMA-NOT
Czasopismo Elektronika : konstrukcje, technologie, zastosowania
Rocznik 2011
Tom Vol. 52, nr 4
Strony 122--125
Opis fizyczny Bibliogr. 4 poz., tab., wykr.
Twórcy
autor Kubica, M.
autor Sułek, W.
autor Kania, D.
  • Akademia Techniczno-Humanistyczna, Katedra Elektrotechniki i Automatyki, Wydział Budowy Maszyn i Informatyki, Bielsko-Biała
Bibliografia
[1] Kania D.: Synteza logiczna przeznaczona dla matrycowych struktur programowalnych typu PAL. (The Logic Synthesis for the PAL-based Complex Programmable Logic Devices), Zeszyty Naukowe Politechniki Śląskiej, Nr 1619, Wydawnictwo Politechniki Śląskiej, Gliwice 2004.
[2] Kania D.: A New Approach to Logic Synthesis of Multi-Output Boolean Functions on PAL-based CPLDs. Proceedings of the ACM Great Lakes Symposium on VLSI, GLSVLSI'07 Stressa-Lago Maggiore, Italy, March, 11-13, 2007, pp. 152-155.
[3] Kubica M.: Synteza logiczna przeznaczona dla matrycowych struktur typu PAL (The Logic Synthesis for the PAL-based CPLD). Praca magisterska-promotor D. Kania, Politechnika Śląska, 2010.
[4] Sułek W.: Implementacja modułu sprzętowego dekodera kodów AA-LDPC. Przegląd Telekomunikacyjny i Wiadomości Telekomunikacyjne, nr 8-9/2008, ss. 1229-1240.
Kolekcja BazTech
Identyfikator YADDA bwmeta1.element.baztech-article-BWAN-0008-0032
Identyfikatory