Układy mnożące przez stały współczynnik implementowane w ukladach programowalnych FPGA

• Autorzy: Wiatr K. , Jamro E.

Warianty tytułu

EN

Constant coefficient multiplication in FPGA structures

• Języki publikacji: PL

Abstrakty

PL

Poniższy artykuł przedstawia różne architektury równoległe układów mnożących o stałym współczynniku mnożenia, implementowanych w układach programowalnych FPGA. W pierszej części artykułu zostały opisane układy mnożące bezmnożne MM (ang. Multiplierlees Multiplication). Uklady MM wykorzystują reprezentacje kanoniczną cyfry ze znakiem CSD (ang. Canonic Sign Digit) lub / i dzielnie wspólnej podstruktury SS (ang. Sub-structure Sharing). Opisany został również nowy, zoptymalizowany pod kątem generowanego układu MM algorytm konwersji z kodu uzupełnień do dwóch do reprezentacji CSD. Druga część artykułu została poświęcona układom mnożącym wykorzystującym pamięć typu LUT (ang. Look-Up Table) i nazywanym w skrócie LM (ang. LUT based Multiplication). W konsekwencji opisano wykorzystywanie różnych modułów pamięci oraz znajdowanie optymalnej kombinacji pamięć - układ dodający. Dla układów mnożących LM rozważona została równiez redukcja szerokości magistrali adresowej dla każdej komórki pamięci jak również możliwość dzielenia wspólnej pamięci dla komórek pamięci o tej samej zawartości. W ostatniej części artykułu podano wyniki implementacji dla układów firmy Xilinx serii XC4000 oraz Virtex.

EN

This paper investigates different architectures implementing bit-parallel constant coefficient multiplication in FPGA structures. At first the multiplierless multiplication (MM) architectures employing Canonic Sign Digit (CSD) and sub-structure sharing methods are addressed, and a novel algorithm for the conversion from two's complement to CSD is presented. In the second part of this paper the Look up table based Multiplication (LM) is investigated. Correspondingly, the usage of different memory modules and finding the optimal combination of the memory and adders are considered. The LM architecture consideres also reduction of the address width for each memory cell and the possibility of memory sub-structure sharing (the search for the same memory cells is implemented). Finally the implementation results for Xilinx XC4000 and Virtex families are presented. As a result, the MM generally suprasses the LM architecture, however the actual choice between these two architectures is coefficient and input parameters dependent.

Słowa kluczowe

PL

układy dedykowane; procesory specjalizowane; układy programowalne; arytmetyka rozproszona

EN

dedicated circuits; specialised processors; programmable logic devices; distributed arithmetic

• Wydawca: Wydawnictwo Naukowe PWN SA
• Czasopismo: Kwartalnik Elektroniki i Telekomunikacji
• Rocznik: 2001
• Tom: Vol. 47, z. 2
• Strony: 233--253
• Opis fizyczny: Bibliogr. 15 poz.

Twórcy

autor

Wiatr K.

• Katedra Elektroniki, Akademia Górniczo-Hutnicza, Al. Mickiewicza 30, 30-059

autor

Jamro E.

• Katedra Elektroniki, Akademia Górniczo-Hutnicza, Al. Mickiewicza 30, 30-059

Bibliografia

• 1. S. Waser: High-speed monolithic multipliers for real-time digital signal processing. IEEE Computer Magazine, Vol. 11, No. 10, pp. 19-29, 1978.
• 2. C. S. Wallace: A suggestion for a fast multiplier. IEEE Trans. On Electron. Comput., Vol. EC-13, pp. 14-17, 1964.
• 3. K. Chapman: Constant Coefficient Multipliers for the XC4000E. Xilinx Application Note, XAPP 054 December 1996.
• 4. R. Petersen, B. L. Hutchings: An Assessment of the Suitability of FPGA-Based Systems for Use in Digital Signal Processing. In 5th International Workshop on Field Programmable Logic and Applications, Oxford England, pp. 293-302, August 1995.
• 5. M. J. Wirthlin, B. L. Hutchings: Improving Functional Density Through Run-Time Constant Propagation. ACM/SIGDA International Symposium on Field Programmable Gate Arrays, pp. 86-92, 1997.
• 6. K. Chapman: Fast Integer Multiplier fit in FPGA's. EDN 1993 Design Idea Winner, EDN May 12th 1994.
• 7. P. Pirsch: Architectures for Digital Signal Processing. Wiley 1998.
• 8. Xilinx Co.: Using the Dedicated Carry Logic in XC4000E. Xilinx Application Note XAPP 013 July 4, 1996.
• 9. H. Samueli: An imroved search algorithm for the design of multiplierless FIR filters with power-of-two coefficients. IEEE Transactions on Circuits and Systems, Vol. 36, pp. 1044-1047, July 1989.
• 10. H. Garner: Number Systems and Arithmetic. Advances in Computing, vol. 6, pp. 131-194, 1965.
• 11. R. I. Hartley: Subexpression Sharing in Filters Using Canonic Signed Digit Multipliers. IEEE Transactions on Circuits and Systems II Analog and Digital Signal Processing, vol. 43, no. 10, Oct. 1996.
• 12. A. R. Omondi: Computer Arithmetic Systems. Algorithms Architecture and Implementations. Prentice Hall 1994.
• 13. Xilinx Co.: The Programmable Logic Data Book 1999.
• 14. Altera Co.: Apex 20K Programmable Logic Device Family, Data Sheet. ver. 2.05, Nov. 1999.
• 15. Xilinx Co.: Core Generator. Foundation 2.1i Software Packet, 1999.