PL EN


Preferencje help
Widoczny [Schowaj] Abstrakt
Liczba wyników
Tytuł artykułu

Model wpływu rozrzutu długości bramek tranzystorów MOS na równomierność rozprowadzania sygnału

Autorzy
Identyfikatory
Warianty tytułu
EN
Modeling of the impact of transistor gate length variations on clock skew in buffered H-trees
Konferencja
International Conference MIXDES 2005 (12 ; 22-25.06.2005 ; Kraków, Poland)
Języki publikacji
PL
Abstrakty
PL
Wzrost rozmiarów układów scalonych wymusza stosowanie drzew zegarowych o coraz większej liczbie buforów (wzmacniaczy) regenerujących sygnał zegara. Efektem ubocznym jest jednak silniejszy wpływ rozrzutu opóźnień buforów na rozproszenie sygnału zegara (ang. clock skew). Najistotniejszym składnikiem rozrzutu opóźnień buforów w układach CMOS są zaburzenia długości bramek tranzystorów. W artykule zaproponowano prostą metodę szacowania wpływu tych zaburzeń na rozkład statystyczny rozproszenia sygnału zegara. Przedstawiony model uwzględnia zarówno systematyczne jak i losowe odchylenia długości bramek tranzystorów. Jest przy tym dokładny i wydajny obliczeniowo, co pozwala stosować go w pętli Monte Carlo.
EN
As the dimensions of VLSI circuits grow larger, the number of repeaters (buffers) in clock trees must increase to ensure good clock-signal quality. However, clock skew grows with the number of repeaters as manufacturing variations cause mismatch in repeater delays. The predominant source of repeater delay deviations in CMOS circuits is transistor gate-length variability. This paper describes a simple method for estimating the dependence of clock skew distribution on repeater delay variations as well as on the number of buffering stages and circuit size. The introduced model allows for both systematic and random gate-length variations. The model is accurate and computationally efficient, which makes it a useful tool for Monte Carlo simulations.
Rocznik
Strony
14--17
Opis fizyczny
Bibliogr. 10 poz., wykr.
Twórcy
  • Politechnika Warszawska, Wydział Elektroniki i Technik informacyjnych
Bibliografia
  • 1. Y. Liu, S. Nassif, L. Pileggi and A. Strojwas: Impact of Interconnect Variations on the Clock Skew of a Gigahertz Microprocessor. Proc. Design Automation Conference, 2000, pp. 168-171.
  • 2. D. Harris, S. Naffziger: Statistical clock skew modeling with data delay variations. IEEE Transactions on VLSI Systems, Vol. 9, Dec. 2001, pp. 888-898.
  • 3. P. Gupta, F.-L. Heng: Toward a Systematic-Variation Aware Timing Methodology. Proc. Design Automation Conference, 2004, pp. 321-326.
  • 4. M. Orshansky, L. Milor, and C. Hu: Characterization of Spatial Intrafield Gate CD Variability, Its Impact on Circuit Performance, and Spatial Mask-Level Correction. IEEE Trans. On Semiconductor Manufacturing, Vol. 17, Feb. 2004, pp. 2-10.
  • 5. S. Postnikov, S. Hector, C. Garza, R. Peters, and V. Ivin: Critical dimension control in optical lithography. Microelectronic Engineering, Vol. 69, 2003, pp. 452-458.
  • 6. J. D. Warnock et al.: The circuit and physical design of the POWER4 microprocessor. IBM J. Res. Develop, Vol.46, Jan. 2002, pp. 27-51.
  • 7. A. Agarwal, D. Blaauw, V. Zolotov: Statistical Timing Analysis for Intra-Die Process Variations with Spatial Correlations. Proceedings of ICCAD, Nov. 2003, pp. 900-907.
  • 8. P. Restle et al.: A Clock Distribution Network for Microprocessors. IEEE Journal of Solid-State Circuits, Vol. 36, May 2001, pp. 792-797.
  • 9. http://www-device.eecs.berkeley.edu/~ptm
  • 10. The International Technology Roadmap for Semiconductors (lithography), 2003, p. 4.
Typ dokumentu
Bibliografia
Identyfikator YADDA
bwmeta1.element.baztech-article-BWA0-0002-0070
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.