Narzędzia help

Preferencje help
Widoczny [Schowaj] Abstrakt
Liczba wyników
next last
cannonical link button

http://yadda.icm.edu.pl:80/baztech/element/bwmeta1.element.baztech-550d5d22-8eaa-4675-a85c-be5917721756

Czasopismo

Elektronika : konstrukcje, technologie, zastosowania

Tytuł artykułu

High-speed chaotic pseudo-random number generator in programmable SoC device

Autorzy Dąbal, P.  Pełka, R. 
Treść / Zawartość
Warianty tytułu
PL Szybki chaotyczny generator pseudolosowy w układzie SoC
Języki publikacji EN
Abstrakty
EN In this paper we propose a novel architecture of chaotic pseudo-random number generator (PRNG) based on the pipelined processing and frequency dependent negative resistances (FDNR). The design of PRNG has been optimized to achieve maximum output rate of pseudorandom sequences. The PRNG has been tested for 16-, 32-, 48-, and 64-bit precision of arithmetic by NIST 800-22 tests performed for each individual bit position. Then, the selected bit positions have been composed into the final output stream and verified by NIST test again. The PRNG has been implemented in programmable SoC device from Xilinx. Using the Zynq-7000 chip with 28-nm programmable logic and dual core ARM Cortex-A9 we get the maximum generation rate equal to 11.48 Gbps. An efficiency of the proposed approach in terms of maximum throughput and required logic resources has been compared with other implementations of chaotic PRNGs in programmable devices.
PL W artykule zaproponowano nową architekturę chaotycznego generatora pseudolosowego opartą o potokową strukturę z oscylatorem wykorzystującym element FDNR. Projekt zoptymalizowano pod kątem uzyskania maksymalnej szybkości pracy. Korzystając z testu NIST 800-22 zbadano wszystkie możliwe pozycje bitowe dla konfiguracji o precyzji 16, 32, 48 i 64 bitów. Następnie na podstawie wyników wskazane zostały pozycje bitowe, z których utworzono słowa, a następnie poddano je analizie statystycznej. Generatory zostały zaimplementowane w układzie programowalnym SoC firmy Xilinx. Najwydajniejsze rozwiązanie pozwoliło na uzyskanie szybkości generacji równej 11.48 Gbps. Podano koszty implementacji zaproponowanego rozwiązania, a otrzymane wyniki porównano z innymi znanymi rozwiązaniami.
Słowa kluczowe
PL generator pseudolosowy   test statystyczny NIST   chaos   FPGA   FDNR  
EN pseudorandom generator   NIST statistical test   chaos   FPGA   FDNR  
Wydawca Wydawnictwo SIGMA-NOT
Czasopismo Elektronika : konstrukcje, technologie, zastosowania
Rocznik 2014
Tom Vol. 55, nr 12
Strony 6--9
Opis fizyczny Bibliogr. 14 poz., rys., tab.
Twórcy
autor Dąbal, P.
  • Wojskowa Akademia Techniczna, Wydział Elektroniki, Warszawa
autor Pełka, R.
  • Wojskowa Akademia Techniczna, Wydział Elektroniki, Warszawa
Bibliografia
[1] Rahimov H., Babaei M., Farhadi M.: Cryptographic PRNG Based on Combination of LFSR and Chaotic Logistic Map, Applied Mathematics, vol. 2, no. 12, 2011.
[2] Entacher K., Uhl A., Wegenkittl S.: Linear congruential generators for parallel Monte Carlo: the Leap-Frog case, Monte Carlo Methods and Applications, 4(1), 1998.
[3] May R.M.: Simple Mathematical Models with Very Complicated Dynamics, Nature, vol. 261, 1976.
[4] Hénon M.: A Two-Dimensional Mapping with A Strange Attractor, Communications of Mathematical Physics, vol. 50, no. 1, 1976.
[5] Rössler O.E.: An Equation for Continuous Chaos, Physics Letters A, vol. 57, no. 5, 1976.
[6] Elwakil A.S., Kennedy M.P.: Chaotic oscillator configuration using a frequency dependent negative resistor, Int. J. Circuit Theory Applicat., vol. 28, 2000.
[7] Zidan M.A., Radwan A.G., Salama K.N.: Random number generation based on digital differential chaos, IEEE 54th Int. Midwest Symp. on Circuits and Systems (MWSCAS), 2011.
[8] Rukhin A. et al., A statistical test suite for random and pseudorandom number generators for cryptographic applications, NIST Special publication 800-22, 2010.
[9] Dabal P., Pelka R.: A chaos-based pseudo-random bit generator implemented in FPGA device, in Proc. 14th IEEE Symp. Design and Diagnostics of Electronic Circuits and Systems, 2011.
[10] Dabal P., Pelka R.: FPGA Implementation of Chaotic Pseudo-Random Bit Generators, in 19th International Conference Mixed Design of Integrated Circuits and Systems (MIXDES), 2012.
[11] Dabal P., Pelka R.: An integrated system for statistical testing of pseudo-random generators in FPGA devices, in Proc. Int. Conf. on Signals and Electronic Systems (ICSES), 2012.
[12] Elwakil A.S., Kennedy M.P.: Construction of classes of circuitindependent chaotic oscillators using passive-only nonlinear devices, IEEE Trans. Circuits Syst. I, Fundam. Theory Appl., vol. 48, no. 3, Mar. 2001.
[13] Zidan M.A., Radwan A.G., Salama K.N., The effect of numerical techniques on differential equation based chaotic generators, in Proc. Int. Conf. on Microelectronics (ICM), 2011.
[14] Barakat M.L., Mansingka A.S., Radwan A.G., Salama K.N., “Generalized Hardware Post-processing Technique for Chaos-Based Pseudorandom Number Generators,” ETRI Journal, vol. 35, no. 3, 2013.
Uwagi
EN This work has been supported by the Military University of Technology, Warsaw, Poland, as a part of the project RMN 986/2014.
Kolekcja BazTech
Identyfikator YADDA bwmeta1.element.baztech-550d5d22-8eaa-4675-a85c-be5917721756
Identyfikatory
DOI 10.15199/ELE-2014-210