Narzędzia help

Preferencje help
Widoczny [Schowaj] Abstrakt
Liczba wyników
first previous next last
cannonical link button

http://yadda.icm.edu.pl:80/baztech/element/bwmeta1.element.baztech-02d58b14-f146-477d-9e4d-46773fd9a59a

Czasopismo

Elektronika : konstrukcje, technologie, zastosowania

Tytuł artykułu

Analiza własności energetycznych wielopoziomowych dekoderów n-na-2nw technologii CMOS

Autorzy Brzozowski, I.  Dziurdzia, P.  Kos, A. 
Treść / Zawartość
Warianty tytułu
EN Energetic properties analysis of multi-level n-to-2ndecoders in CMOS technology
Języki publikacji PL
Abstrakty
PL W artykule przedstawiono wyniki oceny parametrów energetycznych i ich analizę dla wielopoziomowych dekoderów n-na-2nlinii zaprojektowanych w technologii CMOS UMC 180 nm. Do rysowania topografii opracowano uniwersalną metodę. Projektowanie układu jest szybkie i łatwe dzięki specjalnie wykonanej bibliotece komórek oraz opracowaniu sposobu ich układania. Wykorzystując przygotowane bloki składowe zaprojektowano kilka dekoderów poczynając od realizacji jednopoziomowej, przez wszystkie możliwe rozwiązania, kończąc na maksymalnej liczbie poziomów. Tak zaprojektowane topografie poddano ocenie ich parametrów - czasowych i energetycznych. W szczególności pobór mocy analizowano z uwzględnieniem rozszerzonego modelu energetycznego układu cyfrowego, który bazuje na analizie zmian wektorów wejściowych układu zamiast zwykłej aktywności przełączeniowej poszczególnych sygnałów. Dzięki temu możliwe jest uwzględnienie drobnych subtelności podczas analizy energetycznej układu, a także porównanie różnych rozwiązań dla z góry określonych warunków pracy układu. Wyniki tych badań pozwalają wyciągnąć wnioski co do praktycznych zaleceń projektowania topografii dekoderów.
EN In the paper authors present the results of the assessment of energy parameters and analysis for the multi-level n-to-2n-lines designed in CMOS 180 nm UMC. Special universal method for drawing of decoders layouts was developed. Design of circuits is quick and easy thanks to a specially made library of cells. The way to placing of cells was developed too. Using prepared building blocks a few decoders are designed starting from the implementation of the single-level, through all the possible solutions, ending with the maximum number of levels. Designed layouts were assessed under energy and time parameters. In particular, the power consumption was analysed taking into account the extended power model of a digital circuit. The model is based on analysis of changes in input vectors instead of the traditional switching activity of input signals. This allows possibility to take into account the fine subtleties of the circuit energy analysis, as well as a comparison of different solutions for given conditions of the circuit work. The results of these investigation allow to draw conclusions about the practical recommendations for design of decoders layouts.
Słowa kluczowe
PL dekoder   dekoder adresowy   topografia   komórki standardowe   technologia CMOS   układ wielopoziomowy   straty energii  
EN decoder   address decoder   layout   standard cell   CMOS technology   multi-level circuit   power dissipation  
Wydawca Wydawnictwo SIGMA-NOT
Czasopismo Elektronika : konstrukcje, technologie, zastosowania
Rocznik 2014
Tom Vol. 55, nr 12
Strony 21--24
Opis fizyczny Bibliogr. 9 poz., rys., tab., wykr.
Twórcy
autor Brzozowski, I.
  • AGH Akademia Górniczo-Hutnicza w Krakowie, Katedra Elektroniki
autor Dziurdzia, P.
  • AGH Akademia Górniczo-Hutnicza w Krakowie, Katedra Elektroniki
autor Kos, A.
  • AGH Akademia Górniczo-Hutnicza w Krakowie, Katedra Elektroniki
Bibliografia
[1] J. Rabaey, A. Chandrakasan, and B. Nikolic, Digital Integrated Circuits: A Design Perspective, 2nd. ed., Upper Saddle River, NJ: Pearson Prentice Hall, 2003.
[2] M. A. Turi, J. G. Delgado-Frias, “High-performance low-power selective precharge schemes for address decoder,” IEEE Trans. on Circ. and Syst. II: Express Briefs, vol. 55, no. 9, Sept. 2008, pp. 917-621.
[3] Y. Ren, M. Gansen, and T. Noll, “Low power 6T-SRAM with tree address decoder using a new equalizer precharge scheme,” Proc. of IEEE International System-on-Chip Conference, Niagara Falls, USA, 12–14 Sept. 2012, pp. 224-229.
[4] M. M. Mano and C. R. Kime, Logic and Computer Design Fundamental, 3rd. ed., Upper Saddle River, NJ: Pearson Prentice Hall, 2004, pp. 148-151.
[5] I. Brzozowski, Ł. Zachara, A. Kos, “Universal design method of n-to-2n decoders,” Proc. of Int. Conf. MIXDES, Gdynia, Poland, June, 2013.
[6] I. Brzozowski, Ł. Zachara, A. Kos, “Design method of compact n-to-2n decoders,” Intl Journal of Electronics and Telecomunications, vol. 59, no. 4, December 2013, pp. 405-413.
[7] I. Brzozowski, P. Dziurdzia, A. Kos, Design and Analysis of Multi-Level n-to-2n Decoders in CMOS Technology, Proc of Int. Conf. ICSES, Poznań, Poland, September 2014.
[8] I. Brzozowski, A. Kos, A new approach to power estimation and reduction in CMOS digital circuits, Integration, the VLSI Journal, Vol. 41, Issue 2, February 2008, pp. 219-237.
[9] I. Brzozowski, A. Kos, “Calculation methods of new circuit activity measure for low power modeling,” Proc. of the Int. Conf. ICSES, Kraków, Poland, September 14-17, 2008, pp. 133-136.
Kolekcja BazTech
Identyfikator YADDA bwmeta1.element.baztech-02d58b14-f146-477d-9e4d-46773fd9a59a
Identyfikatory
DOI 10.15199/ELE-2014-214